НОУ ИНТУИТ | Инструктивный синтез нанометровых вычислительных структур. От элементной базы к алгоритмически ориентированным субпроцессорам.. Лекция 6: Термальный синтез микропрограмм алгоритмически ориентированных МКМД-бит-потоковых субпроцессоров

Учитесь и получайте официальные документы БЕСПЛАТНО. Вы можете поддержать наш проект.

Регистрация Вход

Твой путь к знаниям!

Опубликован: 01.10.2013 | Доступ: свободный | Студентов: 260 / 23 | Длительность: 24:58:00

ISBN: 978-5-9963-0223-9

Темы: САПР, Аппаратное обеспечение, Нанотехнологии

Специальности: Разработчик аппаратуры

|

Вам нравится? Нравится 5 студентам

| Поделиться |

Поддержать курс

| Скачать электронную книгу

Как и всякая ассоциативная конструкция, $TRANS_{DD}$ требует доопределения задающих ее формальных соотношений (5.1)-(5.5) содержимым пространственно-временных потоков данных, которые используются в качестве управляющих. В данном случае к ним относятся $Z_{n}^{ks}$ , $C_{N}1$ и $C_{n} 1$ , которые задают соответственно цикл выполнения перестановки $\{T^{ks}_n\}_{v} \in \{T^{ks}_n\}_{v_m}$ и разрядность переставляемых операндов. Более того, условия правильной работы слов-инструкций $\{DCA_{DD}\}_v$ доопределяются содержимым потоками преобразуемых данных $\{A_n^s\}_v$ и $\{X_n^s \}_v,$ обеспечивающих синфазную и синхронную работу всех слов-инструкций, входящих в $TRANS_{DD}$ .

Тем не менее, для однозначного задания условий правильной работы ассоциативной поток-инструкции $TRANS_{DD}$ , а с ними и выполняемого ею преобразования $F_v:\{X^{s}_n \to X_{n}^{k}\}_v$ , этого недостаточно. Объясняется это тем, что в "сложных" ассоциативных конструкциях содержимое информационных и управляющих потоков задает только необходимые условия их правильной работы. Полное устранение неоднозначности в таких конструкциях требует выполнения фазовых соотношений между всеми потоками управляющих и преобразуемых данных в процессе их распространения по составляющим слов-инструкциям, как по горизонтали, то есть в каждой -й линейной последовательности DCA - WRITE - MEMORY - READ - OUT , так и по вертикали, то есть по всей совокупности таких последовательностей. При этом параметр v_m входит в (5.1)-(5.5) только контекстно, так как он задает период активности поток-инструкции и поэтому используется в устройстве управления -шиной субпроцессора, а не в устройстве управления потоками данных.

Сказанное иллюстрирует табл. 5.1 для подстановки вида:

$\{T_n^{ks}\}_v:= \left( \begin{array}{l} X_8^k:X_8^1,X_8^2,X_8^3,X_8^4 \\ X_8^s:X_8^3,X_8^1,X_8^4,X_8^2 \end{array} \right )$

( 5.6)

Таблица 5.1. Идентификация состояний поток-оператора TRANS
а) выходы дешифратора ( $DCA_{DD}$ )
Значение	0	1	0	0
Такт	18	26	34	42
Значение	0	0	0	1
Такт	17	25	33	41
Значение	1	0	0	0
Такт	16	24	32	40
Значение	0	0	1	0
Такт	15	23	31	39
б) входы кольцевых FIFO-регистров ( $WRITE_{DD}$ )
	0
Такт	20	28	36	44
Значение	0	0	0
Такт	19	27	35	43
Значение
Такт	18	26	34	42
Значение	0	0
Такт	17	25	33	41
в) выходы схем "И" кольцевых FIFO-регистров (MEMORY_{DD})
Значение	0						0
Такт	25	33	41	49	57	65	73
Значение	0	0	0				0
Такт	24	32	40	48	56	64	72
Значение							0
Такт	23	31	39	47	55	63	71
Значение	0	0					0
Такт	22	30	38	46	54	62	70
г) входы схемы "ИЛИ" порта вывода ( $READ_{DD}$ )
Значение	0	0	0	0	0	0
Такт	25	33	41	49	57	65	73
Значение	0	0	0	0	0		0
Такт	24	32	40	48	56	64	72
Значение	0	0	0	0		0	0
Такт	23	31	39	47	55	63	71
Значение	0	0	0		0	0	0
Такт	22	30	38	46	54	62	70
д) выходы схемы "ИЛИ" порта вывода ( )
Значение
Такт	50	58	66	74
Значение				0
Такт	49	57	65	73
Значение			0	0
Такт	48	56	64	72
Значение		0	0	0
Такт	47	55	63	71

Из (5.1)-(5.5) видно, что в FIFO -регистровой памяти фаза записи выполняется параллельно, а фаза чтения - последовательно. Однако, как и в ЗУПВ, из-за разделения этих фаз во времени пропускная способность по потоку входных данных и здесь снижается в 2 раза, что увеличивает и период дискретизации по Котельникову: $\Delta T_s = 2n\tau_c$ , где $\tau_c$ - длительность такта работы бит-матрицы. Коэффициент векторизации каждой -й фазы записи $\mu_W = S_v/n$ определяется условием распространения $\{\{A^{s}_n\}_v\}$ и $\{\{X^{s}_n\}_v\}$ по соответствующим каналам транзита. Заменив эти каналы на каналы транзита с задержкой, можно увеличить в 2 раза количество одновременно дешифруемых $A^{s}_n \in \{A^{s}_n\}_v$ , а с ними и коэффициент распараллеливания фазы записи $\{\{X^{s}_n\}_v\}$ в $\{B_n^k\}$ . Однако в этом случае повышается в 2 раза только пользовательская производительность (то есть пропускная способность по потоку команд), но не пропускная способность $TRANS_{DD}$ по потоку данных. Это связано с тем, что поток данных $\{\{X^{s}_n\}_v\}$ распространяется последовательно по слов-инструкциям WRITE , а его значащая часть по определению не может занимать меньше S_m *n тактов из (2S_m - 1) n тактов всего -го цикла "записи-чтения". Поэтому повысить пропускную способность $TRANS_{DD}$ по потоку данных до предельно возможной с $\Delta T_{s} = n \tau_{c}$ можно только за счет совмещения во времени фаз записи и чтения. Но в DD -ассоциативных MIMD-бит-потоковых конструкциях для этого нет необходимости прибегать к избыточной (по аппаратным затратам на $\{DCA_{DD}\}_{Sm}$ ) парафазной схеме, как это имеет место в вычислителях на основе ЗУПВ. В данном случае достаточно в порт вывода ввести (S_m -1) буфер-ных FIFO -регистров общей емкостью (2S_m -1)(n-1) бит (рис. 5.6). В этом случае в фазе READ выполняется "параллельно" и все $\{D^{ks}_n\}_v$ считываются из кольцевых FIFO -регистров с задержкой на 1 такт. В результате, как и в парафазной схеме ЗУПВ, удается совместить во времени фазу записи $\{\{X^{s}_n\}_v\}$ в $\{B_{n}^k\}$ с фазой вывода $\{D_{n}^{ks}\}_{v-1}$ через последовательный порт вывода поток-инструкции $TRANS_{DD}$ .

Такой режим работы $TRANS_{DD}$ иллюстрирует табл. 5.2. В этом случае сигнал "чтение" $\{PR^{ks}_n\}_{v}$ распространяется по бит-матрице не с задержкой на (n+1) тактов, а с задержкой на 1 такт в каждой горизонтальной линейной цепочке слов-инструкций $DCA_{DD} - OUT$ . Поэтому в соотношениях (5.1)-(5.5) надо использовать s_1(v) = (v-1)S_m +1 и $s_{2}(v) = v*S_m$ , а в соотношениях (5.4)-(5.5) фазовую задержку k(n+1) надо заменить на .

Рис. 5.6. Топологическая схема порта вывода типа Sm*n

С системотехнических позиций порты рисунков 5.5 и 5.6 отличаются тем, что первый параметрически адаптируется под разрядность , а второй - структурно, причем порту рис. 5.6 в традиционной вычислительной технике отвечает многопортовое ОЗУ прямого доступа, как по записи, так и по чтению.

Таблица 5.2. Идентификация состояний поток-оператора TRANS_DD
а) выходы схем "И" кольцевых FIFO-регистров ( $MEMORY_{DD}$ )
Значение	0				0
Такт	25	33	41	49	57
Значение	0	0	0		0
Такт	24	32	40	48	56
Значение					0
Такт	23	31	39	47	55
Значение	0	0			0
Такт	22	30	38	46	54
б) входы схемы "ИЛИ" порта вывода ( $READ_{DD}$ )
Значение	0	0	0		0
Такт	25	33	41	49	57
Значение	0	0	0		0
Такт	24	32	40	48	56
Значение	0	0	0		0
Такт	23	31	39	47	55
Значение	0	0	0		0
Такт	22	30	38	46	54
в) выходы линейной схемы "ИЛИ порта вывода ( )
Значение	0	0	0		0	0	0
Такт	27	35	43	51	59	67	75
Значение	0	0	0			0	0
Такт	26	34	42	50	58	66	74
Значение	0	0	0				0
Такт	25	33	41	49	57	65	73
Значение	0	0	0
Такт	24	32	40	48	56	64	72

Дальше >>

Авторизоваться

Инструктивный синтез нанометровых вычислительных структур. От элементной базы к алгоритмически ориентированным субпроцессорам.

Термальный синтез микропрограмм алгоритмически ориентированных МКМД-бит-потоковых субпроцессоров

Вопросы и ответы