Опубликован: 01.10.2013 | Доступ: свободный | Студентов: 235 / 13 | Длительность: 24:58:00
ISBN: 978-5-9963-0223-9
Специальности: Разработчик аппаратуры
Лекция 4:

Специфика построения аппаратных платформ высокопроизводительных вычислительных систем с микропрограммным уровнем доступа

Аннотация: В лекции раскрыты особенности работы одной из возможных аппаратных платформ ВС с микропрограммным уровнем доступа.
Ключевые слова: бит, процессор, эквивалентная операция, АЛУ, ПО, операции, площадь, управляемые данные, полиморфизм, затраты, ВС, очередь, минимум, место, цикла, адресная арифметика, векторные, компонент, производительность, отказоустойчивость, транспьютер, регистр, стек, шина управления, холодный резерв, граф, приостановка вычислений, произвольное, разбиение, опыт, функция пользователя, язык низкого уровня, компиляция, мультипликация, ОКМД, обработка сигналов, предметной области, реконфигурация, отображение, распараллеливание вычислений, рекурсивные вычисления, полином, интервал, время выполнения, Си, адаптивного алгоритма, схема Горнера, Произведение, исключение, значение, ОЗУ, функция, систолическая матрица, Дополнение, инструкция, поток инструкций, регистровая память, логические команды, режим разделения времени, захват, поток, ресурс, алгоритм, многоместная операция, операционный, разрядность, признак типа, умножение, коммутационное поле, входной, поле, декодирование, импликация, вероятность, однородность, радиус, анализ, объект, триггер, избыточность, эквивалентность, ПЗУ, потоки данных, архитектура, программирование, переменная, единица, связь, коммутация, множества, класс, мощность множества, технологический процесс, функциональный контроль, стоимость, противоречивость требований, контроль, верификация, локализация, достоверность, операторы, максимум, доступ, логический вентиль, полнота, моделирование, вывод, устойчивость к отказам, вероятность отказа, микрокоманда, гипотеза, сумматор, структурная схема, параллельный регистр, константы, арифметико-логическое устройство, логические операции, связность, коммутатор, логическая схема, дешифратор, список, вентиль, ядро, правило вывода, сложение, декомпозиция проекта, пространство

3.1. СБИС реализация

Аппаратная платформа для МКМД-бит-потоковых вычислительных технологий может быть создана на основе практически одного типа СБИС (Н1841 ВФ1), основные достоинства которой состоят в следующем:

  • она воспроизводима на любом уровне топологических норм промышленного изготовления: микронном, субмикронном или нанометровом;
  • она не критична к "интеллектуальности" средств проектирования, так как неделимой единицей схемотехнического и топологического проекта является бит-процессор с достаточно "прозрачной" архитектурой на основе нескольких сотен вентилей, топологическая схема которого мультиплицируется по кристаллу или целой кремниевой пластине, создавая эффект сверх- (СБИС) или ультравысокой (УБИС) степени интеграции.

Разработанная в 1984 году СБИС Н1841 ВФ1 [138, 139] представляет собой матрицу 5х4 синхронно работающих бит-процессоров (рис. 3.1), объединенных единым FIFO -регистровым каналом ввода-вывода и хранения микроинструкций ( P(in) - P(out) ). ( FIFO - "первый вошел - первый вышел".)

Структурная схема СБИС Н1841 ВФ1

Рис. 3.1. Структурная схема СБИС Н1841 ВФ1

Каждый бит-процессор матрицы связан с ближайшими соседями ортогональными, двунаправленными, одноразрядными в каждом направлении, гальваническим шинами обмена данными и содержит (рис. 3.2):

  • канал управления, включающий 16-разрядный FIFO-регистр ввода-вывода и хранения индивидуальной бит-инструкции и соответствующие блоки дешифрации кода бит-операции и адресов обмена данными с ближайшими соседями;
    Структурная схема бит-процессора

    Рис. 3.2. Структурная схема бит-процессора
  • канал АЛУ, включающий последовательно соединенные: входные коммутаторы (MS1, MS2) с независимым заданием двух адресов А1 и А2 приема исходных операндов, однобитное конвейерное АЛУ, два D-триггера (D1, D2) , первый из которых обеспечивает обязательную, а второй дополнительную (при FD:= 1) задержку на 1 такт, и выходной коммутатор (DMS1), адресуемый полем А4 регистра бит-инструкции;
  • канал транзита, включающий последовательно соединенные входной коммутатор (MS3), адресуемый полем А3 регистра бит-инструкции, и два D -триггера (D3, D4) с независимо адресуемыми выходами (DMS2, DMS3) (поля А5 и А6 регистра бит-инструкции).

На каждом такте работы каждый бит-процессор может выполнить до 18 бит-операций, из которых функционально значимыми и доступными пользователю являются:

  • одна из арифметико-логических операций в канале АЛУ (табл. 3.1) и "монтажное ИЛИ", реализуемое выходными коммутаторами при совпадении любой пары или тройки адресов результирующих операндов каналов АЛУ и/или транзита;
  • три произвольно адресуемые по направлениям пересылки результирующих бит-операндов, одна из которых выполняется в канале АЛУ, а две другие - в канале транзита;
  • две дополнительные задержки в каналах АЛУ и транзита, эквивалентные операции сдвига на один разряд в конвейерной арифметике.
Таблица 3.1. Система бит-инструкций Н1841 ВФ1
Наименование Условное обозначение Код
Нет операции NOP 000
Арифметическое сложение + - ADD 001
Логическое умножение \Lambda -  AND 010
Расширенный транзит WTR 011
Логическое умножение с инверсией \overline{\Lambda } - NAND 100
Неравнозначность \oplus - XOR 101
Запоминание единицей ST1 110
Генерация константы CG 111

АЛУ бит-процессора выполнено по схеме универсального логического модуля рис. 5.10, рис. 5.12 и рис. 5.13 (см. раздел 5.5 курса "Задачи и модели вычислительных наноструктур"), а недоиспользование потенциальных функциональных возможностей вызвано ограничением разрядности поля кода операции ( COP ) регистра бит-инструкции (см. рис. 3.2).

Таким образом, в СБИС Н1841 ВФ1 потенциально достижимый коэффициент распараллеливания на уровне каждой независимо задаваемой бит-инструкции равен 7, а наращивание бит-матрицы до требуемых размеров I_{0}*J_{0} осуществляется соединением СБИС по типу "ножка в ножку" и обходится без буферных каскадов, включение которых негативно влияет на тактовую частоту работы всей бит-матрицы и требует схемотехнического моделирования в процессе синтеза МКМД-бит-потоковых (суб)процессоров.

В итоге максимальный пользовательский коэффициент распараллеливания на уровне бит-операций может составить 7*I_{0}*J_{0} , где "площадь" бит-матрицы ограничена нагрузочными возможностями шины синхронизации и может достигать на практике значений порядка I_{0}*J_{0} = 10^{4}-10^{5} бит-процессоров.

Из бит-инструкций табл. 3.1 пояснений требуют:

  • "расширенный транзит" ( WTR - рис. 3.3), которая используется как чисто коммутационная операция транзитной передачи трех операндов по независимо адресуемым направлениям: А1-А4, А2-А6 и А3-А5;
    Структурная схема бит-процессора при выполнении бит-инструкции WTR

    Рис. 3.3. Структурная схема бит-процессора при выполнении бит-инструкции WTR
  • "генерация константы" ( CG - рис. 3.4), которая используется для циклического воспроизведения на выходах канала транзита 8-битного операнда, хранимого в полях А1-А4 регистра бит-инструкции и занесенного туда при загрузке микропрограммы в бит-матрицу.
    Структурная схема бит-процессора при выполнении бит-инструкции CG

    Рис. 3.4. Структурная схема бит-процессора при выполнении бит-инструкции CG
  • "запоминание единицей" ( ST1 - см. (5.31) и (5.32), табл. 5.8 и рис. 5.13 раздела 5.5 курса "Задачи и модели вычислительных наноструктур"), которая используется для управления потоками данных по содержимому какого-либо однобитного признака по следующему правилу:
    • если содержимое бита управляющего операнда (адресуется полем А2 регистра бит-инструкции) равно "единице", то на выходе операционного канала с задержкой на 2 такта устанавливается значение бита информационного операнда (адресуется полем А1);
    • если содержимое бита управляющего операнда равно "нулю", то на выходе операционного канала с задержкой на 2 такта хранится последнее значение бита информационного операнда, которое отвечает последнему "единичному" биту управляющего операнда.

При заполнении полей А1-А6 регистра бит-инструкции, которые задают направления приема-передачи операндов, используется кодовая табл. 3.2.

Таблица 3.2. Правила кодирования входов-выходов бит-процессора
Вход a Код b_0 Выход

a_0 00 b_0


a_1 01 b_1


a_2 10 b_2


a_3 11 b_3

В табл. 3.3 представлены данные по распределению аппаратных затрат на реализацию различных блоков бит-процессора СБИС Н1841 ВФ1, из которых следует:

  • на АЛУ как на объект управления и основное средство выполнения заданий расходуется порядка 6% аппаратуры бит-процессора;
  • средства управления бит-процессором поглощают порядка 48% аппаратных ресурсов, львиная доля которых расходуется на управление средствами внутренней и внешней коммутации;
  • средства внешней коммутации, с помощью которых пользователь задает топологию микропрограмм поток-операторов, поглощают (с учетом затрат на хранение управляющих данных в регистре бит-инструкции) порядка 62% всех аппаратных затрат.
Таблица 3.3. Распределение аппаратных бит-процессоре СБИС Н1841 ВФ1
Наименование блока Н1841 ВФ1
Регистр инструкции (КОП) 88
Регистр инструкции (коммутация) 264
Дешифратор АЛУ 108
Внутренняя коммутация 64
Операционные D-тригтеры 66
АЛУ 64
Внешняя коммутация 240
Коммутационные D-тригтеры 66
Средства управления АЛУ 196
Средства управления коммутацией 264
Объект управления канала АЛУ 194
Объект управления коммутацией 306
Итого на средства управления 460
Итого на объект управления (ОУ) 500
Итого на бит-процессор (БП) 960

Из приведенных данных видно, что основным источником роста степени использования функциональной интеграции МКМД-бит-матричных СБИС является повышение эффективности средств управления и средств коммутации бит-процессоров, причем обе эти задачи можно решить за счет перехода к ассоциативным методам и средствам управления не только выполняемыми бит-операциями, но и всей системой коммутации бит-процессоров. В этом случае одновременно возрастают и структурно-функциональный полиморфизм бит-матричных СБИС, и аппаратные затраты на дешифрацию управляющей информации. Поэтому эффективность таких схемо- и системотехнических решений можно оценить по снижению удельных аппаратных затрат на 1 операционную или коммутирующую функцию.

Евгений Акимов
Евгений Акимов

Добрый день!

 

Скажите, пожалуйста,планируется ли продолжение курсов по нанотехнологиям?

Спасибо,

Евгений

 

Наталья Куликова
Наталья Куликова
Россия, Краснодар, КубГУ, 2002
Артур Кадаргалеев
Артур Кадаргалеев
Россия