МКМД-БИТ-потоковые субпроцессоры с (микро)программируемой архитектурой

4.2. Базовая архитектура МКМД-бит-потоковых субпроцессоров и неоднородные двухуровневые вычислительные комплексы на их основе

Высокая структурно-функциональная гибкость МКМД-бит-потоковых матриц, поддерживаемая микропрограммным уровнем доступа к каждому бит-процессору, позволяет перераспределять ее аппаратные ресурсы между арифметико-логическими, управляющими, интерфейсными, адресными и диагностическими устройствами проектируемых (суб) процессоров. Такой класс (суб)процессоров получил в литературе [11] название процессоров с программируемой архитектурой, основанных на принципе управления потоком данных.

Специфика МКМД-бит-потоковой организации вычислений сводит процесс проектирования таких (суб)процессоров к микропрограммному конструированию, в котором микропрограммный уровень доступа к вычислительным и коммутационным ресурсам каждого бит-процессора матрицы используется для закрепления за каждым из них единственной

бит-инструкции, которую каждый бит-процессор исполняет в течение всего времени активности -го поток-оператора: .

В результате структурно-функциональную схему проблемно- или алгоритмически ориентированного МКМД-бит-потокового (суб)процес-сора всегда можно сделать адекватной системе информационных связей, задаваемой граф-потоком алгоритма решения задачи пользователя.

При микропрограммном конструировании МКМД-бит-потоковых (суб)процессоров в качестве базовой обычно используется расширенная гарвардская архитектура (рис. 4.3) с независимыми шинами команд ( P -шина), данных ( D -шина) и адресов ( A -шины) и с RISC -подобной системой команд, в которой все основные и вспомогательные ассемблерные инструкции после вхождения (суб)процессора в конвейер выполня-

Рис. 4.3. Базовая архитектура МКМД-бит-потокового (суб)процессора

ются с одним и тем же циклом , где - цикл работы бит-матрицы, а - разрядность арифметики.

Как и в традиционных БЦВМ, в базовой архитектуре МКМД-бит-потокового (суб)процессора рис. 4.3 используются многовходовые операционные устройства последовательного (конвейерного) типа и обслуживающие их многопортовые ОЗУ данных с независимыми законами адресации по каждому входу-выходу, которые поддерживаются МКМД-бит-потоковым векторным адресным сопроцессором.

P -шина (суб)процессора используется только при инициализации поток-оператора, а оперативная реконфигурация связей между операционными устройствами и оперативная модификация параметров потоков данных ( и/или ) осуществляется индивидуальным для каждого поток-оператора МКМД-бит-потоковым устройством управления через специально проложенные по бит-матрице каналы FIFO -типа, образующие специализированную шину управления.

Процедуры инициализации проблемно- или алгоритмически ориентированных субпроцессоров представляют собой загрузку в МКМД-бит-матрицу соответствующих микропрограмм и параметров, задающих начальное состояние блоков управления и адресации потоков данных. Эти процедуры запускаются центральным процессором согласно циклограмме решения учебных или боевых задач, решаемых экипажем ЛА. Управление процессом инициализации осуществляется специальным отказоустойчивым контроллером, обеспечивающем обмен микропрограммами между отказоустойчивой флеш-памятью и МКМД-бит-матрицей. При отказе центрального процессора процедура инициализации запускается автоматически и обеспечивает загрузку микропрограмм, которые отвечают за жизненно важные функции управления, обеспечивающие живучесть ЛА и/или экипажа.

Обмен данными с центральными процессорами БВС МКМД-бит-потоковые (суб)процессоры осуществляют через параллельные порты и/или системные шины, удовлетворяющие по скорости требованиям реального времени.

В МКМД-бит-потоковых (суб)процессорах имеется специфическая FIFO-регистровая шлейф-шина, которая образуется за счет каналов транзита периферийных бит-процессоров на плате (рис. 4.4) и используется для создания многопроцессорных конфигураций типа гиперкуб, гиперцилиндр, тор и т. п. Основное преимущество таких многопроцессорных конфигураций - это повышенная устойчивость к отказам и быстрое их парирование за счет (пере)размещения заданий (в данном случае поток-операторов) между эквивалентными и потому взаимозаменяемыми узлами конфигурации.

Рис. 4.4. Конструктивная схема FIFO-регистровой шлейф-шины

Высокопроизводительный отказоустойчивый узел БВС произвольной конфигурации образует неоднородный двухуровневый вычислительный комплекс (рис. 4.5) в составе центрального процессора традиционной RISC -архитектуры и МКМД-бит-потокового (суб)процессорного тракта. Именно этот тракт обеспечивает в реальном времени взаимодействие БВС с высокоскоростными источниками и приемниками сигналов типа фазированных антенных решеток сложной аэродинамической формы и дисплеями, обеспечивающими пилоту взаимодействие с внешней средой в режиме виртуальной реальности.

Рис. 4.5. Структурная схема неоднородного двухуровневого комплекса (Б)ВС

МКМД-бит-потоковые пред-, пост- и сопроцессоры могут осуществлять информационный обмен друг с другом как через системную шину и центральный процессор, так и через FIFO -регистровую шлейф-шину, причем основная нагрузка по потокам промежуточных данных ложится на последнюю, так как ее пропускная способность соответствует скорости работы всего (суб)процессорного тракта.