Полупроводниковая память ЭВМ

Типы запоминающих элементов

Запоминающий элемент статического биполярного ОЗУ

Данный ЗЭ представляет собой триггер, построенный на двух биполярных транзисторах, базы которых соединены с коллекторами "крест накрест" (рис. 10.4,а). образуя положительную обратную связь. За уровень логического нуля принимается потенциал, близкий к потенциалу земли, а за уро-вень логической единицы - напряжение, близкое к + 5 В. К накопителю дан-ный ЗЭ подключается адресной линией АЛ и разрядной линией РЛ (рис. 10.4,б).

Рис. 10.4. Запоминающий эле-мент статического биполярного ОЗУ: а - принципиальная схема; б - структурная схема подключения к линиям.

Доступ к ЗЭ обеспечивается подачей напряжения +5 В (уровень логиче-ской единицы) на АЛ. При этом возможны режимы:

1. запись информации -
   • запись "0" - когда на разрядную ли-нию РЛ подаётся логический 0. При этом транзистор VT 1 открыт через верхний эмиттер, в точке "а" (рис. 10.4,а) будет низкий потенциал, отличающийся от потен-циала земли на величину падения напряжения на открытом транзисторе (порядка 0,4 В). Этот низкий потенциал поступает на базу VT 2 и за-крывает его. Таким образом, через VT 2 ток не протекает, падения напряжения на сопротивлении R 2 нет, поэтому в точке "б" схемы будет потенциал, практически равный + 5 В. Он пода-ется на базу транзистора VT 1 и подтверждает его откры-тое состояние. Триггер пришёл в устойчивое состояние: VT 1 открыт, VT 2 закрыт. Это состоя-ние принимается за нулевое ;
   • запись "1" - когда на разрядную линию РЛ подается логическая 1. Потенциалы обоих эмиттеров и коллектора транзистора VT 1 будут одинаковы и равны + 5 В. Поэтому VT 1 закрыт, ток через него не протека-ет, падения напряжения на сопротивлении R 1 нет. Следо-вательно, потенциал точки "а" будет практически равен + 5 В. Он пода-ется на базу VT 2 и открывает его. Из-за разности потен-циалов между + 5 В на коллекторе VT 2 и + 1,5 В на его верхнем эмиттере через открытый VT 2 протекает ток по цепи: + 5 В, сопротивление R 2, коллектор, база, верх-ний эмиттер VT 2. Основная часть падения напряжения в этой цепи в силу малого сопротивления открытого транзистора VT 2 приходится на сопротивление R 2. Поэтому в точке "б" будет низкий потенциал. Он поступает на базу транзистора VT 1 и подтверждает его закрытое состояние. Таким образом триггер пришёл в другое устойчивое состояние: VT 1 закрыт, VT 2 открыт. Оно прини-мается за единичное.
2. считывание информации - когда на РЛ подается проме-жуточный потенциал + 1,5 В. Доступ к ЗЭ по-прежнему обеспечивается пода-чей на адресную линию логической 1. При этом возможны варианты:
   • чтение "0". Если ЗЭ нахо-дился в состоянии логического 0 ( VT 1 был открыт, а VT 2 закрыт) по РЛ потечёт больший ток, который преобразуется с помощью схем обрамления и на выход схемы подаётся как потенциал логического нуля;
   • чтение "1". Если же в предыдущий момент времени ЗЭ находился в состоянии логиче-ской 1 ( VT 2 был открыт, а VT 1 закрыт) по РЛ потечёт меньший ток, который преобразу-ется с помощью схем обрамления и на выход схемы подаётся как потенциал логи-ческой единицы.
3. хранение информации - когда на подаётся 0, а на РЛ уровень логической 1 независимо от пода-ваемого на информационный вход памяти уровня сигнала. При этом переключение триг-гера в новое состояние невозможно, поэтому ЗЭ сохраняет ранее записанную информацию. Её сохранение происходит сколь угодно долго ("статично") при наличии электропитания в схеме. Отсюда и название данного типа ОЗУ - статическое.

При потере и восстановлении питания состояние каждого ЗЭ непредска-зуемо и определяется разбросом параметров транзисторов. Как правило, в управляющей программе предусматривается обнуление памяти.

Запоминающий элемент динамического ОЗУ на МОП-транзисторах

Основой данного ЗЭ является n МОП-транзистор VT 1 (рис. 10.5,а). Транзисто-ры VT 2 и VT 3 служат для обеспечения доступа к ЗЭ (его выбора) с помощью двух ли-ний адреса: либо адресной линии записи , либо адресной линии считывания (рис. 10.5.б). Уровни логических сигналов те же, что и в предыдущем случае.

Рис. 10.5. Запоминающий эле-мент динамического ОЗУ на МОП-транзисторах: а - принципиальная схема; б - структур-ная схема подключения к линиям.

Возможны следующие состояния схемы:

1. запись информации обеспечивается по-дачей на адресную линию записи АЛ_зап логической единицы. При этом в транзисторе VT 2 образуется n -канал ме-жду стоком и истоком [1 - 3]. Тогда потенциалы истока и стока VT 2 отличаются между собой на маленькую (порядка 0,2 В) величину падения напряжения открытого транзистора. В это же время на адресную линию считывания АЛ_сч должен подаваться сигнал логического нуля для изоляции VT 1 от разрядной линии считывания . При этом возможны два случая:
   • запись "0" осуществляется подачей соответствующего, близкого к потенциалу земли, напряжения на разрядную ли-нию записи РЛ_{зап}. Иными словами, на затвор транзистора VT 1 подается потенциал земли, при этом потенциал на затворе и истоке транзистора VT 1 одинаков, конденсатор, обклад-ками которого служат затвор и подложка транзистора VT 1, не заряжен. Такое состояние схемы принимается за нулевое.
   • Запись "1" обеспечивается ком-бинацией сигналов: и . При этом VT 1 открыт, конденсатор С заряжен из-за разности потенциалов при-мерно 5 В между затвором и подложкой. Такое состояние схемы принимается за состояние логической единицы.
2. Чтение информации обеспечивается подачей на адрес-ную линию чтения логической единицы. В этом случае -канал между стоком и истоком образуется в тран-зисторе VT 3. В это же время на адресную линию записи должен подаваться сигнал логического нуля для изоля-ции VT 1 от разрядной линии записи . Тогда в силу того, что потенциалы истока и стока тран-зистора VT 3 практически одинаковы, состояние на разрядной линии считывания определяется состоянием схемы в предыдущий момент времени:
   • при чтении "0" конденсатор между затвором и подложкой VT 1 не заряжен. Поэтому по раз-рядной линии считывания протекает малый ток. При этом он преобразуется схе-мами обрамления в уровень логического нуля.
   • При чтении "1" конденсатор между за-твором и подложкой VT 1 разряжается через открытые VT 1 и VT 3. Больший ток разряда на линии преобразуется схемами обрамле-ния в уровень логической единицы.
3. Хранение информации обеспечивается комбинацией сигналов: . При этом VT 2 и VT 3 закрыты, конденсатор между за-твором и подложкой VT 1 (в идеале) заряд не изменяет.

Поскольку в действительности токи утечки в VT 1 весьма су-щественны, для реальной работы данного ОЗУ нужно постоянно, через опре-деленные промежутки времени (в пределах 2 миллисекунд) подпитывать конденсатор на транзисторе VT 1, компенсируя утечку заряда. Этот процесс на-зывается регенерацией. Осуществляется он с помощью специальных схем, ко-торые могут быть и внешними, и внутренними для БИС ОЗУ. Поскольку лю-бая зависимость от времени в технической литературе носит название динамической, данное ОЗУ называется динамическим. Очевидно, что при потере электропитания информация теряется.

Запоминающий элемент ПЗУ

Основой данного ЗЭ является биполярный транзистор VT. База транзистора подключена к адресной линии АЛ, а эмиттер - к линии данных ЛД (рис. 10.6).

Рис. 10.6. Запоминающий эле-мент ПЗУ на биполярном транзисторе

Для выбора данного ЗЭ необходимо на базу транзистора подать уровень логической 1, тогда транзистор VT открыт и состояние на раз-рядной линии данных будет потенциал, близкий к + 5 В (отличающийся от него на вели-чину падения напряжения на открытом транзисторе), т.е. логическая 1. Для программи-руемого ПЗУ, запоминающий элемент которого показан на рис. 42, при со-хранении плавкой вставки П замыкается цепь "+ 5 В; открытый транзистор VT ; плавкая вставка П; ЛД, подключенная к потенциалу земли через сопротивление (на рис. 10.6 не показано и находится за пределами ЗЭ, см. лекцию 11)". Вследствие протекания тока по дан-ной цепи потенциал ЛД повышается почти до + 5 В, как было сказано выше. Если вставка расплавлена, ток по данной цепи не течет, на ЛД - потенциал земли, что соответ-ствует занесению в данный ЗЭ логического нуля.

Структурные схемы ЗУ

В общем случае структурные схемы определяют [4] основные функциональные части изделия, в нашем случае БИС ЗУ, их назначение и взаимосвязи и служат для общего ознакомления с рабо-той ЗУ. Именно структурные схемы БИС и приводятся в справочной литера-туре по интегральным схемам.

Статическое ОЗУ с матричным накопителем

Структурная схема приведена на рис. 10.7. Здесь DI (от англ. data input ) - линия входных данных; CS - (от англ. cheap select ) - вы-бор кристалла - сигнал, разрешающий работу БИС ОЗУ; - (от англ. write - за-пись, read - чтение) - сигнал управления записью (нулевой уро-вень активен, что показано в виде инверсии сигнала) и чтением (единичный уровень); DO - (от англ. data output ) - линия выход-ных данных.

увеличить изображение
Рис. 10.7. Структурная схема статического ОЗУ с матричным накопителем

На основе двоичного кода адресной шины с помощью дешифраторов адресных линий X и Y формируются разрешающие сигна-лы по одной строке и одному столбцу накопителя, определяя адресованную ячейку. Устройство управления задает режимы работы ЗУ в соответствии с комбинацией сигналов и , что отображено в таблице истинности ЗУ и временной диаграмме его работы на рис. 10.8.

Выбор кристалла CS играет роль синхросигнала, определяю-щего начало записи или считывания информации. К моменту установления разрешающе-го уровня сигнала должны быть сформированы тре-буемые значения остальных сигналов (код адреса на шине адреса (ША), управление записью и чтением и входные данные на шине данных (ШД) ). При хранении информации на DI и DO обычно устанавливается состояние высокого сопротивления, при котором эти линии от-ключены и от земли, и от источника питания.

увеличить изображение
Рис. 10.8. Таблица истинности и временная диаграмма работы статического ОЗУ с матричным накопителем

На рис. 10.9 приведены примеры функциональных обозначений БИС статических ОЗУ, выполненных по различным технологиям [6, с. 71 - 74], а в табл. 10.1 - их основные параметры. Здесь КМОП - комплементарная технология на МОП-транзисторах [7, 8, 9, 3], И²Л - интегральная инжекционная логика [7, 8].

увеличить изображение
Рис. 10.9. Функциональные обозначения статиче-ских ОЗУ