Опубликован: 16.01.2014 | Уровень: для всех | Доступ: платный
Лекция 4:

Одноэлектроника – одна из новых концепций построения НЭБИ

< Лекция 3 || Лекция 4: 12345 || Лекция 5 >

Одноэлектронные логические схемы

Как видим, ОЭТ является активным электронным элементом с довольно гибкими возможностями. Поэтому на основе ОЭТ можно строить логические схемы разного типа – потенциальные и импульсные, синхронные и асинхронные – с разными вариантами кодирования логических (двоичных) "0" и "1". Наиболее изученным сейчас и наиболее перспективным является вариант, похожий на хорошо известную логику на КМДП транзисторах (о них мы напомним в следующей лекции). Для этого используют описанные выше ОЭТ с двумя затворами. На один из них можно подать такое постоянное напряжение U_p, чтобы ОЭТ имитировал поведение КМДП транзистора p-типа, т.е. закрывался в случае подачи на второй затвор положительного напряжения. Первый затвор назовем затвором статуса, а второй – функциональным входом. В другом варианте на затвор статуса подают такое напряжение U_n, чтобы ОЭТ имитировал поведение КМДП транзистора n-типа, т.е. открывался в случае подачи на второй затвор положительного напряжения.

Схема соответствующего одноэлектронного инвертора показана на рис. 4.5 слева. Транзистор ОЭТ1 имитирует поведение КМДП транзистора p-типа, а транзистор ОЭТ2 имитирует поведение КМДП транзистора n-типа. Конденсатор C_H – это эквивалент емкостной нагрузки на выход одноэлектронного инвертора. Когда на вход инвертора действует "высокий" положительный потенциал (близкий к напряжению питания E), который считаем сигналом логической "1", то транзистор ОЭТ1 закрывается, а ОЭТ2 – открывается. Падение напряжения между стоком и истоком открытого транзистора незначительное, поэтому на выходе устанавливается низкий потенциал.

Слева - принципиальная электрическая схема одноэлектронного инвертора. Справа - временные диаграммы сигналов на входе (сверху) и на выходе (снизу) одноэлектронного инвертора

Рис. 4.5. Слева - принципиальная электрическая схема одноэлектронного инвертора. Справа - временные диаграммы сигналов на входе (сверху) и на выходе (снизу) одноэлектронного инвертора

Когда на входе инвертора потенциал низкий, то транзистор ОЭТ1 открыт, а ОЭТ2 – закрыт. На выходе устанавливается высокий потенциал, поскольку падение напряжения между стоком и истоком открытого транзистора ОЭТ1 незначительное. Справа на рис. 4.5 показаны временные диаграммы сигналов на входе и выходе инвертора.

На рис. 4.6 слева показана схема одноэлектронного логического вентиля отрицания конъюнкции (\overline{AB}). Транзисторы ОЭТ1 и ОЭТ2 имитируют здесь поведение КМДП транзисторов p-типа, а транзисторы ОЭТ3 и ОЭТ4 – поведение КМДП транзисторов n-типа. Конденсатор C_H – эквивалент емкостной нагрузки на вентиль.

Обозначим \Delta=(E_1-E_2)/2

Когда потенциалы U > 0 и U_3 > 0 и в соответствии с формулой (4.1) потенциал U_O > 0, то уровень Ферми в области стока снижается на величину eU, а энергетические уровни в квантовом наноостровке – на величину eU_O. Энергетическая диаграмма на рис. 4.4.б относится к случаю, когда eU_O<\Delta. В этом случае на наноостровке нет разрешенного энергетического уровня, соответствующего уровню Ферми E_{\textit{ФИ}}. Поэтому туннельные переходы сквозь двойной туннельный барьер практически не происходят, и электрический ток стока близок к нулю. Транзистор закрыт.


Рис. 4.6.

Справа на рис. 4.6 показаны временные диаграммы сигналов на входах A и B, которые специально несколько разнесены по времени поступления. Соответствующий сигнал на выходе схемы показан ниже. Он становится низким (логический "0") только тогда, когда на оба входа A та B поданы сигналы логической "1".

На рис. 4.7 слева показана схема одноэлектронного логического вентиля отрицания дизъюнкции (\overline{A\vee B}).


Рис. 4.7.

Транзисторы ОЭТ1 и ОЭТ2 имитируют здесь поведение КМДП транзисторов p-типа, а транзисторы ОЭТ3 и ОЭТ4 –поведение КМДП транзисторов n-типа. Конденсатор C_H – эквивалент емкостной нагрузки на вентиль. Когда хотя бы на один из входов A или B действует высокий потенциал (сигнал логической "1"), то хотя бы один из транзисторов ОЭТ1 или ОЭТ2 закрывается, а хотя бы один из транзисторов ОЭТ3 и ОЭТ4 открывается. На выходе устанавливается низкий потенциал. Когда на обоих входах потенциал низкий, то оба транзистора ОЭТ1 и ОЭТ2 открыты, а оба транзистора ОЭТ3 и ОЭТ4 – закрыты. На выходе устанавливается высокий потенциал. Таким образом, реализуется логическая функция отрицания дизъюнкции (\overline{A\vee B}). В англоязычных источниках такую схему называют "NOR".

Справа на рис. 4.7 показаны временные диаграммы сигналов на входах A и B, которые тоже специально несколько разнесены во времени, и соответствующие изменения сигнала на выходе схемы (внизу). Выходной сигнал становится высоким лишь тогда, когда на обоих входах A и B действуют сигналы логического "0".

С использованием описанных логических схем можно построить любую логику. При незначительных размерах ОЭТ плотность интеграции может быть очень высокой. Например, при размерах одного ОЭТ порядка 10 х 10 нм плотность интеграции может значительно превышать миллиард транзисторов на 1 мм2. И все они вместе будут потреблять мощность не больше 10 мВт.

< Лекция 3 || Лекция 4: 12345 || Лекция 5 >
Ольга Клюева
Ольга Клюева

Некорректно сформулированные задания. Нужна помощь в выполнении

Несибели Спандияр
Несибели Спандияр
Казахстан, Алматы, КазНАУ
Юлия Яцуненко
Юлия Яцуненко
Россия, г. Махачкала