Опубликован: 05.04.2005 | Уровень: специалист | Доступ: свободно | ВУЗ: Национальный исследовательский ядерный университет «МИФИ»
Лекция 3:
Арифметико-логическое устройство
Временная диаграмма управляющих сигналов, поступающих на арифметико-логическое устройство, показана на рис. 3.3.
Рис. 3.2. Структурная схема арифметического устройства для выполнения операции умножения со старших разрядов множителя чисел, заданных в прямом коде
Работа схемы
Такт 1. Загрузка модулей операндов в регистры RGX, RGY, а их знаков – в триггеры TX и TY. Сброс в " 0 " регистра результата RGZ.
Такт 2. Запись знака результата в триггер TZ.
Такт 3. Сдвиг регистра RGX на один разряд вправо. Через время, равное задержке на переключение регистров и комбинационных схем, на выходе комбинационного сумматора и, следовательно, на входе регистра RGZ устанавливается результат 0+y1• |X|•2-1.
Такт 4. Загрузка RGZ: |Z|=|Z|+y1• |X|•2-1.
Такт 5. Сдвиг RGX на 1 разряд вправо: |X| = |X|•2-1.
Сдвиг RGY на 1 разряд влево: i=i+1.
Устройство управления проверяет условие окончания операции: i > n.
Такты (6,7), (8,9), (10,11)... Повтор действий тактов (4,5) с анализом других значений yi. В такте 10 в регистре RGZ формируется модуль произведения. Такт 11 используется лишь для определения условия окончания операции умножения.
