Набор непривилегированных инструкций RISC-V

Эта Лекция раскрывает основы непривилегированных целочисленных инструкций архитектуры RISC-V и содержит базовую информацию для написания программ на языке Assembler.

После освоения этой лекции вы должны быть способны:

• понимать, что архитектура RISC-V определяется через набор инструкций и его расширения;
• понимать принцип перевода команд на языке Assembler в машинный код;
• знать основные категории целочисленных инструкций.

Набор непривилегированных инструкций RISC-V

Основной набор целочисленных инструкций

Набор непривилегированных инструкций архитектуры RISC-V описывает четыре базовые набора инструкций:

1. RV32I (32-х битные целочисленные)
2. RV32E (32-х битные встроенные)
3. RV64I (64-х битные целочисленные)
4. RV128I (128-х битные целочисленные)

Числа 32, 64, и 128 характеризуют размер регистра и адресного пространства. Например, 32-х битный регистр может хранить данные размером до 2^32 бит. Набор инструкций RV32I содержит всего 40 инструкций.

Расширения и именования

Любой процессор RISC-V поддерживает как минимум один базовый набор инструкций. Например, обозначение RV32I означает, что процессор поддерживает 32-х битный целочисленный набор команд. Распространены дальнейшие расширения базового набора инструкций. Тип расширения, который поддерживает процессор, указывается в качестве суффикса к базовой аббревиатуре набора инструкций. Распространены следующие расширения (таблица 3.1):

Примеры:

• микропроцессор, построенный на архитектуре RV32IMAC, поддерживает базовый набор 32-х битных инструкций (RV32I), целочисленные умножение и деление (M), атомарные инструкции (A) и сжатые инструкции (C).
• микропроцессор, построенные на архитектуре RV64IMAFDC поддерживает базовый набор 64-х инструкций (RV64I), целочисленные умножение и деление(M), атомарные инструкции (A), числа с плавающей запятой одинарной (F) и двойной точности (D), а также сжатые инструкции (C).
• иногда можно встретить микропроцессоры, для которых полная информация зашита внутри процессора и может быть прочитана только после чтения специального регистра. В этом случае суффиксы будут оканчиваться на SU, например, RV64IMAFDCSU. Такое обозначение означает, что процессор поддерживает режим супервизора (S) и пользовательский режим (U).

Регистры RISC-V

Базовый набор инструкций определяет наличие 32 регистров и программного счётчика. Регистры именуются от x0 до x31. Размер регистра соответствует размеру базовых инструкций, например, для процессора RV32I размер каждого из регистров будет составлять 32 бита. Регистр x0 хранит значение 0, которое нельзя поменять.

Расширения предоставляют большее число регистров. Например, расширения, связанные с вычислениями с плавающей запятой, предоставляют дополнительные регистры работы с дробной арифметикой.

Использование регистров языками более высокого уровня, чем Assembler, определяется бинарным интерфейсом для приложений (application binary interface, ABI). Этот интерфейс определяет то, как регистры должны использоваться в процессе трансляции программы компилятором из описания на высокоуровневом языке в машинный код. ABI предписывает использование дополнительных имён регистров и их назначение ( Табл.3.2):

Архитектура RISC-V предполагает выполнение арифметических операций через регистры: для модификации данных, находящихся в памяти, необходимо загрузить данные из памяти в один из регистров, выполнить операцию над данными, и переместить результат из регистра обратно в память.