Защита проекта

Тема индивидуального примера

Встраивание узла криптопреобразования данных в адресное пространство APB для целей управления и конфигурирования.

Назначение блока

Криптопреобразование данных в соответствии с заданными режимами.

Основные алгоритмы работы блока

Загрузка ключа преобразования, загрузка начальных значений преобразования, контроль состояния, криптопреобразование данных (с вариантами выполнения)

Выбор интерфейса (шины) подключения

В связи с распространенностью для целей управления и контроля состояния выбирается интерфейс подключения APB. Для целей пересылки данных, подлежащих криптопреобразованию, выбирается AXI Stream.

Описание интерфейса подключения

APB - простой синхронный интерфейс, с независимыми шинами адреса, входных и выходных данных. Селекция типа операции (запись или чтение) производится отдельным сигналом при установке адреса обращения.

Разрядность шин данных устанавливается разработчиком в зависимости от условий применения и может быть 8,16,32 бита, с возможностью независимого обращения (на чтение или запись) к отдельным байтам.

Основные машины состояний (интерфейсов подключения)

Для APB:

Для AXI Stream (упрощённо):

Во время ожидания (Idle) данные загружаются во входной буфер, после завершения загрузки в состоянии ReadASBFControl оценивается объём и тип преобразования (зашифрование или расшифрование). В состоянии CryptTransform проводится преобразование с выгрузкой результата в выходной буфер. В состоянии SetASBBControl устанавливаются параметры интерфейса выгрузки (BackEnd) и затем во время состояния InitBDataFlow инициализируется интерфейс AXI Stream выгрузки данных. Затем данные выгружаются во время состояния OutBDataFlow и происходит переход в Turn_Ar для очистки временных параметров. После перехода в Idle узел готов обработать новый пакет данных.

Результаты верификации (поведенческой и на вентильном уровне) При верификации использовались стандартные примеры ГОСТ Р 34.13-2015 - ключи зашифрования, начальные значения, пакеты 128-битных данных.

Зашифрование в разных режимах давало результаты, одинаковые в приведенными в примерах ГОСТ Р 34.13-2015.

Расшифрование полученных данных в разных режимах давало исходные пакеты.

Оценка скоростных параметров

Результат оценки скоростных параметров при синтезе узла на платформе FPGA Cyclone 10 LP (Intel/Altera):

-- POST-SYNTHESIS TIMING REPORTS ARE ESTIMATES AND SHOULD NOT BE RELIED ON TO MAKE QoR DECISIONS.
For accurate timing information, please run place-and-route (PR) and review PR generated timing reports.
================================================================================================
Clock Frequency Report

Domain      Clock Name  Min Period (Freq) Required Period (Freq)
 
ACLK_PS      
ACLK   
7.133 (140.193 MHz)      
8.333 (120.000 MHz)
ACLK_PS     PCLK  5.293 (188.929 MHz)     8.333 (120.000 MHz)

================================================================================================
Setup Timing Analysis of ACLK

Оценка объёма синтезируемой логики

Результат оценки объёма логики при синтезе узла на платформе FPGA Cyclone 10 LP (Intel/Altera):

*************************************************************** Device Utilization for 10CL080YF780C6G/FBGA
*************************************************************** Resource Used Avail Utilization

IOs   414   424   97.64%
LUTs  15281 81264 18.80%
Registers   8120  81264 9.99%
Memory Bits 354976      2810880     12.63%

DSP block 9-bit elems 0 488 0.00%