Неконстантные неисправности

10.1 Замыкания

Неисправности типа замыкание имеют место в том случае, когда происходит соединение двух или более линий схемы и образуется "проводная логика" (wired logic) в месте возникшей электрической связи. Кратные замыкания (соединение больше двух линий) возникают обычно на внешних входах ИС. В настоящее время число дефектов, ведущих к замыканиям, увеличивается вследствие уменьшения размеров схем и увеличения плотности вентилей в кристалле. Очевидно, что число простых замыканий (между двумя линиями) в схеме, имеющей m линий равно $$C_{m}^2$$. Однако, конечно, не все линии схемы могут замкнуться между собой. Поэтому реально число возможных замыканий существенно меньше и зависит от подложки (физического соседства проводников).

Поведение логической схемы при замыкании зависит от технологии изготовления этой схемы. Например, в ТТЛ логике замыкание моделируется проводным И, как это показано на рис. 10.1.б).

Напротив, в случае ЭСЛ логики в месте замыкания реализуется проводное ИЛИ (рис. 10.1 в). Для КМОП технологии реализуемая при замыкании логическая функция зависит от типов логических вентилей и их характеристик по току.

Следует отметить, что дефекты замыкания могут вызвать функциональные изменения в логической схеме, которые нельзя представить традиционными моделями - неисправностями. Подобный пример показан на рис. 10.2 [10.2], где в исправном состоянии реализуется булева функция $$AB \vee CD$$, а при замыкании (показанном на рис. 10.2б) пунктиром) функция - $$(A\vee C)(B\vee D)$$.

Отметим, что замыкания могут преобразовывать комбинационные схемы в последовательностные. Например, замыкание в вентиле НЕ-ИЛИ, реализованного в КМОП технологии, может преобразовать этот вентиль в схему с памятью. К этому эффекту приводит также замыкание выхода вентиля со своим входом. При этом увеличивается число состояний последовательностной схемы.

10.2 Транзисторные неисправности ("устойчивый обрыв транзистора" и "устойчивое замыкание транзистора ")

Мы уже отмечали, что некоторые физические дефекты в КМОП технологии не могут быть представлены константными неисправностями. Основная причина заключается в том, что МОП комбинационные схемы не всегда остаются комбинационными при некоторых физических дефектах. Наиболее распространенными являются следующие виды отказов в МОП технологии: 1) обрыв и замыкание транзисторов; 2) обрывы между стоком, истоком и затвором; 3) короткие замыкания: исток - сток, затвор - сток, затвор - исток. Дефекты третьей группы обычно обусловлены пробоем оксида. Модели этих дефектов показаны на рис. 10.3 для МОП транзисторов вентилей с n-проводимостью на основе поликристаллического кремния [10.3].

Такие неисправности называются "резистивными замыканиями". Показано [10.3], что они могут моделироваться на уровне электрических схем сопротивлением для n-канальных транзисторов и сопротивлением и диодом для p-канальных транзисторов. Несмотря на то, что здесь величина сопротивления мала, часто эти дефекты являются непроверяемыми и на функциональном уровне схема ведет себя правильно. Однако при этом изменяются временные свойства схемы - увеличивается время задержки вентиля. Далее мы рассмотрим, в основном замыкания с нулевым сопротивлением.

При рассмотрении неисправностей для схем, выполненных по МОП технологии при моделировании транзистора полезно использовать модель "идеального ключа". Тогда некоторые физические дефекты моделируются на переключательном уровне неисправностями типа ключ "постоянно открыт" или "постоянно закрыт". Но, в общем случае, логический вентиль содержит несколько транзисторов (ключей). При данной модели предполагается, что только один транзистор (ключ) может быть "постоянно замкнут" (stuck-on - SON) или "постоянно открыт" (stuck-open -SOP). Покажем данные модели неисправностей на следующих примерах.

Рассмотрим неисправность типа SOP для вентиля НЕ-ИЛИ, выполненного по КМОП технологии, который представлен на рис. 10.4.

Здесь $$P_{1}$$ и $$P_{2}$$ - P-канальные МОП транзисторы, которые замкнуты при нулевых значениях входов $$A=0$$, $$B=0$$. При этих же значениях входов n-канальные транзисторы $$N_{1}$$ и $$N_{2}$$ разомкнуты. Таким образом, значения входов $$A=0$$, $$B=0 $$соединяют выход вентиля $$C$$ с источником питания и изолируют его от земли ($$С=1$$). Любое значение входов $$A=1 $$или $$B=1$$ соединяет выход вентиля с землей и изолирует его от источника питания ($$С=0$$). Рассмотрим поведение этого вентиля при неисправности транзистор $$P_{1}$$ "постоянно разомкнут".

При нулевых значениях входов $$A=0$$, $$B=0$$ в неисправном вентиле только транзистор $$P_{2}$$ замкнут и выход вентиля $$С$$ изолирован (отсоединен) от источника питания. Транзисторы $$N_{1}$$ и $$N_{2}$$ при этом остаются разомкнутыми. Таким образом, при этой неисправности выход вентиля отсоединен и от источника питания и от земли, т.е. находится в отключенном состоянии (высокого импеданса) ∅. В реальной схеме выход $$С$$ имеет некоторый остаточный электрический заряд, скопившийся при предыдущих значениях входов, на паразитической емкости. Для обнаружения неисправности мы должны убедиться в том, что выход вентиля $$C $$может поменять значение ∅ (состояние высокого импеданса) на 0. Это можно сделать путем инициализации первым набором $$A=1$$, $$B=0$$, который должен у становить выход $$С=0$$ (он обеспечивает разряд емкости на землю в неисправной схеме), и дальнейшей подачей второго входного набора $$A=0$$, $$B=0$$, который исправную схему устанавливает в $$С=1$$, а неисправная остается в состоянии $$С=0$$. Таким образом, полный тест для этой неисправности состоит из двух наборов входных значений $$10 \to 00$$, которые в исправном вентиле производят выходной сигнал $$0 \to 1$$ а в неисправном - $$0 \to 0$$. Алгоритмы генерации проверяющих тестов на переключательном уровне позволяют автоматизировать подобные процедуры [10.2].

Следует отметить, что иногда можно и удобно использовать для подобных неисправностей модели вентильного уровня. Например, на рис. 10.5 представлена модель уровня вентилей для неисправностей только что рассмотренного элемента.

Здесь последовательное соединение транзисторов (ключей) между выходом схемы и источником питания (или землей) заменяется вентилем И, а параллельное соединение - вентилем ИЛИ соответственно. Таким образом, транзисторы $$P_{1}$$ и $$P_{2}$$ моделируются вентилем И (с инверсными входами), а транзисторы $$N_{1}$$ и $$N_{2}$$ - вентилем ИЛИ. Выход этих вентилей в модели поступают на шину BUS, функционирование которой описывается табл. 10.1.

Отметим, что при различных значениях выходов вентилей шина принимает значение выхода И $$С = 1$$. При нулевых значениях выходов вентилей шина принимает состояние высокого импеданса ∅. При единичных значениях выходов вентилей шина находится в состоянии $$s$$ (short - замыкание между выходами вентилей). Это состояние в троичном алфавите часто моделируется как неопределенное значение $$u$$. Отметим, что значения выходов вентилей $$С_{1}$$, $$С_{2}$$ - $$00$$ и $$11$$ не могут быть в исправной схеме так как они реализуют комплементарные функции. На этой модели неисправность транзисторов $$P_{1}$$, $$P_{2}$$ типа SOP моделируется одиночной константной неисправностью s-a-1 на соответствующем входе вентиля И. Соответственно неисправность транзисторов $$N_{1}$$, $$N_{2}$$ типа SOP моделируется одиночной константной неисправностью s-a-0 на соответствующем входе вентиля ИЛИ.

Далее рассмотрим неисправность типа SON на модели вентильного уровня рис. 10.4. На этой модели неисправность p-канального транзистора ($$P_{1}$$ или $$P_{2}$$) "постоянно разомкнут" представляется константной неисправностью s-a-0 соответствующего входа вентиля И. Аналогично неисправность n-канального транзистора ($$N_{1}$$ или $$N_{2}$$) типа SON представляется константной неисправностью s-a-1 соответствующего входа вентиля ИЛИ. Заметим, что на входном наборе $$A=1$$, $$B=0$$ значение выхода исправной схемы $$С=0$$, а неисправной - $$С=s(u)$$. Но s представляет замыкание между выходами вентилей $$С_{1}$$ и $$С_{2}$$, при котором в неисправном состоянии течет большой ток, имеющий значение на несколько порядков больше чем в исправной схеме. Поэтому подобные неисправности можно обнаружить методами, основанными на измерении токов ($$I_{DDQ }testing$$) [10.4].

10.3 Неисправности типа "задержка"

В современных цифровых системах возможны ситуации, когда схема структурно и логически корректна, но время распространения сигналов по некоторым ее путям превышает допустимое для правильного функционирования значение. В таких случаях говорят о наличии неисправности типа "задержка" (распространения сигналов). Такие неисправности не могут быть обнаружены на низкой частоте работы схемы. Целью тестирования неисправностей "задержка" является определение правильного функционирования схемы на высоких тактовых рабочих частотах. При этом выявляется, содержит ли схема пути распространения сигналов, которые являются слишком медленными или быстрыми при смене входных наборов. Для этих целей используются две основные модели:

Первая модель предполагает, что задержка обусловлена в неисправным логическим элементом. Следует отметить, что время переключения элемента, может зависеть от направления изменения сигнала - его подъема или спада. Это является недостатком данной модели, поскольку не позволяет в задержке одного элемента учесть задержки других элементов пути. Очевидно, здесь также полностью игнорируются задержки соединений между элементами.

Вторая модель принимает во внимание общую задержку распространения сигнала от внешнего входа до внешнего выхода схемы. Хотя данная модель требует рассмотрения слишком многих возможных путей в схеме, она более реалистична, особенно для современных технологий, где задержки распространения сигналов имеют место прежде всего за счет линий соединений. Как правило, тестирование задержек производится путем подачи на схему пары входных наборов на желаемой скорости и наблюдении для каждого изменившегося выхода скорости его переключения. Подробнее вопросы моделирования и тестирования будут рассмотрены в лекции 14.

10.4 Временные неисправности

При данных неисправностях происходит временное появление неправильных сигналов в схеме. Они встречаются в различных цифровых элементах, но чаще всего в микросхемах памяти и микропроцессоров. Среди этих неисправностей различают "кратковременные" (transient) "сбои" intermittent.

Кратковременные неисправности происходят, когда сигналы меняют свое значение вследствие, например, шумов. Такие неисправности тяжело обнаружить и исправить. Здесь важно минимизировать шумы и повысить помехозащищенность схемы. Данные неисправности могут быть вызваны, например, флуктуациями напряжения, метастабильностью триггеров или космическим излучением [10.2].

Сбои являются одной из причин отказов при эксплуатации компьютерных систем. Очень мало известно о спонтанных отказах, поскольку они плохо поддаются наблюдению. Среди них можно выделить кодозависимые неисправности, которые встречаются в микросхемах памяти и микропроцессорах. Для этих неисправностей разработаны соответствующие методы тестирования [10.2].

10.5 Функциональные неисправности переменных данных и управления

В настоящее время при тестировании сложных компьютерных (в частности микропроцессорных) систем широко применяются модели неисправностей на функциональном уровне. В простейшем случае модель константной неисправности распространяется на переменные операторов ЯРП. При этом подразумеваются постоянные значения отдельных переменных. Обычно различают неисправности "данных" и "управления" в зависимости от типа переменных, которые они фиксируют. Неисправности "данных", как правило, связывают с памятью или регистрами. Неисправности "управления" связаны с переменными, описывающими, например, условия выполнения некоторой операции. Рассмотрим для примера следующий оператор:

Здесь константная неисправность переменной $$X$$ ( $$X \equiv 0,X\equiv 1$$) является неисправностью "управления". Соответственно неисправности переменных $$A$$, $$B$$ ($$A\equiv 0,A\equiv 1,B\equiv 0,B\equiv 1$$) являются неисправностями "данных".

Иногда функционирование неисправного устройства описывается с помощью операторов ЯРП. При этом вводится специальная переменная неисправности $$f$$, которая является признаком присутствия неисправности. Покажем это на следующем примере [10.4]:

Из данного описания видно, что в неисправной схеме ( $$f = 1$$) выполняется $$A=B-C$$, а в исправной - $$A=B+C$$. Отметим, что это достаточно универсальный метод моделирования неисправностей. Например, таким образом можно моделировать и неисправности типа "задержка":

Здесь показано, что в неисправной схеме задержка равна 40 единицам в отличие от исправной схемы, где задержка равна 10 единицам. Но этот подход требует явного описания поведения фрагмента неисправной схемы, что, конечно, ограничивает его применение.

10.6 Неисправности уровня ЯРП

В настоящее время новые технологии позволяют проектировать сложные цифровые системы (ЦС) на одном кристалле (System-on-Chip - SOC). При этом проектирование ЦС выполняется с помощью достаточно сложных языков высокого уровня описания аппаратуры (HDL), таких как VHDL, Verilog и SpecC [10.4]. Поэтому актуальной является проблема верификации и тестирования сложных ЦС, описанных с помощью этих языков.

На логическом уровне моделирования, где ЦС представляется в виде логической схемы, основной моделью физических дефектов являются константные неисправности, которые эквивалентны постоянным сигналам 0 или 1 на линиях схемы.В отличие от логического уровня моделей неисправностей, где обычно можно установить соответствие между физическим дефектом проводников в кремнии и соединениями в логической схеме, на поведенческом уровне, как правило, трудно установить соответствие между описанием ЦС на HDL и структурным описанием. Один оператор HDL может соответствовать сотням логических вентилей, соединенных между собой. Поэтому необходимо рассматривать функциональные модели неисправностей непосредственно на языковых конструкциях HDL. При этом качество (или адекватность) функциональных моделей неисправностей, как правило, проверяется с помощью логического моделирования ЦС, которое определяет полноту теста относительно одиночных константных неисправностей схемы, реализующей ЦС. Поэтому данный подход ориентирован скорее на достижение высокой полноты теста для константных неисправностей, а не обнаружение ошибок в языковых конструкциях HDL. Более того, при этом эффективность тестовой последовательности не может быть определена непосредственно на функциональном уровне. Поэтому в настоящее время для верификации и тестирования ЦС, описанных на HDL, применяются методы, заимствованные из тестирования программного обеспечения [10.5].

10.7 Перекрестные (crosstalk) неисправности

Вследствие технологического прогресса, который ведет к увеличению плотности на кристалле, росту числа пересечений проводящих слоев и повышению рабочей частоты, тестирования классических константных неисправностей в настоящее время явно недостаточно, поскольку необходимо анализировать физические дефекты, которые влияют на временные характеристики схемы. Особенно это характерно для глубокого субмикронного (deep submicron - DSM) проектирования. Увеличение числа транзисторов на кристалле ведет к тому, что большее количество элементов переключаются одновременно, что может уменьшить для них уровень напряжения и увеличить задержки распространения сигналов. При этом некоторые пересекающиеся линии, которые предполагались электрически изолированными, могут взаимодействовать друг с другом. Одно из подобных взаимодействий, вызванное паразитической емкостной связью между проводниками, называется "crosstalk"(перекрестная помеха), может привести к функциональным проблемам и ухудшить временные характеристики.

Обычно рассматриваются два основных типа перекрестных помех: 1) "crosstalk" индуцированные импульсы; 2)"crosstalk" индуцированные задержки. В первом случае быстро переключающаяся линия - "агрессор" (aggressor) может индуцировать короткий импульс на статической линии - "жертве" (victim). В зависимости от амплитуды и ширины эти импульсы могут оказывать существенное влияние на характеристики схемы.

Второй случай (индуцированные задержки) имеет место тогда, когда на линиях "агрессоре" и "жертве" происходят (почти) одновременные переходы сигналов. Если на обеих линиях переходы в одном направлении, то время перехода сокращается и, следовательно, уменьшается время задержки распространения сигналов. Этот эффект называется "перекрестным ускорением" ("crosstalk speedup"). Сильный "агрессор" может вызвать задержку распространения сигнала на линии-"жертве", которая имеет противоположное значение сигнала. Если на линиях "агрессоре" и "жертве" происходят переходы сигналов в противоположных направлениях, то время перехода увеличивается и имеет место эффект "перекрестного замедления" ("crosstalk slowdown"). Если вызванный шум на линии-"жертве" больше порогового напряжения или индуцированная задержка больше допустимой, то это может привести к логическим отказам или функциональным проблемам на соседних триггерах или выходах.

Нееисправности первого типа "crosstalk glitch" - индуцированные импульсы вызываются наводкой между близко расположенными проводниками, которые имеют несбалансированные значения драйвера и нагрузки [10.6].

Перекрестные неисправности вызываются паразитическими наводками между соседними проводящими линиями, которые имеют, в основном, емкостные составляющие, поскольку для информационных линий в схемах доминируют емкостные связи. На рис. 10.6 показана модель перекрестного (crosstalk) эффекта, где $$С1$$ и $$С2$$ представляют емкости между линиями и землей, и $$С12$$ - емкость между соседними линиями. Величина импульса зависит от отношения емкостей $$С1$$ и $$С2$$ к $$С12$$.

Когда на "сильной" линии (агрессоре) происходит изменение сигнала, а на слабой линии (жертве) сохраняется постоянный сигнал, то вследствие емкостной связи на жертве может возникнуть кратковременный импульс (glitch), что показано на рис. 10.7 а). Если этот импульс запоминается в элементе памяти, то он далее распространяется по схеме, что может привести к ее неправильному функционированию. Условием возникновения индуцированного импульса является $$С12>C1$$,$$C2$$ и $$DS_{act} > DA_{pas}$$ , где $$DS_{act}$$ и $$DA_{pas}$$ означают управляющие соотношения для активной (агрессор) и пассивной (жертва) линии. Эти условия позволяют отбирать кандидатов в пары агрессор-жертва при наличии информации о подложке.

Если имеют место переходы сигналов на линиях "агрессоре" и "жертве" в одном направлении, то, как показано на рис. 10.7 б) происходит ускорение сигнала - время перехода уменьшается. Если же переходы на линиях имеют противоположные направления, то наблюдается замедление сигнала - время перехода увеличивается, что представлено на рис. 10.7 в).

Ключевые термины:

Замыкание - имеет место в том случае, происходит соединение двух и более линий и образуется "проводная логика" в месте возникшей электрической связи.

Транзисторные неисправности - транзистор "постоянно замкнут" (stuck on - SON), транзистор "постоянно открыт" (stuck open).

Задержка - увеличение времени распространения сигналов.

Перекрестные неисправности - пересекающиеся линии, которые предполагались электрически изолированными взаимодействуют друг с другом и порождают индуцированные импульсы или задержки.

Краткие итоги

Рассмотрены не константные модели неисправностей, которые дают возможность моделировать физические дефекты, возникающие при современных технологиях.

В разделе 10.1 приведены замыкания, которые моделируют проводную логику путем ввода фиктивного логического элемента.

Раздел 10.2 посвящен транзисторным неисправностям типа транзистор "постоянно открыт" и "постоянно закрыт".

В разделе 10.3 изложены неисправности "задержка распространения сигналов" двух типов:

В разделе 10.4 рассмотрены кратковременные неисправности и сбои.

Разделы 10.5-6 посвящены неисправностям, которые представляются на функциональном уровне на языковых конструкциях языков описания аппаратуры. Например, ЯРП.

В разделе 10.7 изложены перекрестные неисправности двух основных типов:

Вопросы и упражнения