Мы выше рассмотрели, что существует набор элементарных логических функций, с помощью которого можно построить любую другую логическую функцию. Обычно для каждой элементарной логической функции (а иногда и для суперпозиции таких функций) промышленность выпускает набор логических элементов, объединенных общими электрическими, конструктивными и технологическими параметрами и использующих одинаковый тип межэлементных связей, который позволяет создать некоторую схему, выполняющую ту или иную логическую функцию.
Условно-графические обозначения (УГО) некоторых логических элементов представлены на Рис. 5.1.
(рис 5.1) Условно-графические обозначения логических элементов
УГО элемента представляет собой прямоугольник, к которому слева подходят входные сигналы, а справа выходят выходные. Внутри прямоугольника ставится условное обозначение выполняемой элементом логической функции. Если значение выходного сигнала принимает инверсное значение по отношению к обозначенной внутри элемента функции, то данный выход обозначается на УГО элемента кружком (рис.1,в – 1,д). Аналогично, если активным уровнем входного сигнала является логический "0", то данный вход обозначается кружком (вход E элемента 1,ж).
Если элемент выполняет сложную функцию, имеет несколько функционально различных групп входов и выходов, то входы и выходы отделяются от основного поля УГО вертикальными линиями. Внутри каждого из получившихся полей функционально различные группы входов и выходов отделяются друг от друга горизонтальными линиями. На рис.1,ж показан элемент, выход которого может находиться в одном из трех состояний: логический "0", логическая "1", состояние высокого сопротивления. В состоянии высокого сопротивления выход элемента отключается от входов всех других элементов, с которыми он связан. Вход E (enable) этого элемента управляет состоянием его выхода. Так как на условно-графическом обозначении этот вход отмечен кружком, то отсюда следует, что функция разрешения передачи двоичного сигнала с входа на выход элемента выполняется при состоянии логического "0" на входе разрешения E. Если на вход E подан сигнал логической "1", то выход элемента находится в отключенном (так называемом "третьем") состоянии.
Каждый логический элемент – это электронно-техническое изделие (Рис. 5.2). В этих схемах все транзисторы работают в ключевом режиме. Это означает, что при подаче сигнала высокого уровня на базу транзистора, его сопротивление становится пренебрежимо малым, то есть транзистор как бы "стягивается в точку". При низком потенциале на базе транзистора сопротивление между коллектором и эмиттером становится чрезвычайно большим, что фактически означает разрыв цепи.
(рис 5.2) Схемотехническая реализация логических элементов
Рассмотрим это на примере работы инвертора (рис.5.2,а). Если сигнал X имеет высокий потенциал, то ключ, реализованный на транзисторе, замкнут, и потенциал точки Y низкий. В противном случае связь между точкой Y и "землей" разорвана, и сигнал Y имеет высокий уровень, что и обеспечивает реализацию логической функции "отрицание".
Для элемента "И-НЕ" сигнал в точке Yбудет иметь низкий уровень (НУ) лишь тогда, когда оба сигнала X1 и X2 имеют высокий уровень (ВУ). Работа этого элемента описывается Табл. 5.1.
| X1 | X2 | Y |
|---|---|---|
| НУ | НУ | ВУ |
| НУ | ВУ | ВУ |
| ВУ | НУ | ВУ |
| ВУ | ВУ | НУ |
Если принять, как это делается в наиболее распространенных сериях логических элементов, высокий уровень сигнала за логическую"1", а низкий уровень – за логический "0", то получим таблицу истинности данного элемента (Табл. 5.2).
| X1 | X2 | Y |
|---|---|---|
| 0 | 0 | 1 |
| 0 | 1 | 1 |
| 1 | 0 | 1 |
| 1 | 1 | 0 |
Эта таблица соответствует логической функции "И-НЕ".
В то же время, принимая высокий уровень сигнала за логический "0", а низкий уровень – за логическую "1", получим следующую таблицу истинности (Табл. 5.3).
| X1 | X2 | Y |
|---|---|---|
| 1 | 1 | 0 |
| 1 | 0 | 0 |
| 0 | 1 | 0 |
| 0 | 0 | 1 |
Эта таблица соответствует уже функции "ИЛИ-НЕ".
Таким образом, кодирование сигналов в системе логических элементов может влиять на выполняемую им логическую функцию. В дальнейшем будем полагать кодировку сигналов, принятую для Табл. 5.2.
Для элемента "ИЛИ-НЕ" (см. Рис. 5.2) сигнал в точке Y будет иметь высокий уровень лишь тогда, когда оба сигнала X1 и X2 имеют низкий уровень. Работа этого элемента описывается Табл. 5.4, а его таблица истинности при сделанных предположениях о кодировке сигнала – Табл. 5.5. Эта таблица соответствует логической функции "ИЛИ-НЕ".
| X1 | X2 | Y |
|---|---|---|
| НУ | НУ | ВУ |
| НУ | ВУ | ВУ |
| ВУ | НУ | ВУ |
| ВУ | ВУ | НУ |
| X1 | X2 | Y |
|---|---|---|
| 0 | 0 | 1 |
| 0 | 1 | 0 |
| 1 | 0 | 0 |
| 1 | 1 | 0 |
При проектировании схем, выполняющих ту или иную логическую функцию, необходимо обеспечить минимизацию аппаратных затрат на реализацию этих схем, а также во многих случаях необходимо сократить номенклатуру используемых логических элементов. Последнее требование реализуется путем выбора соответствующей системы элементов. В настоящее время основные серии интегральных логических схем включают в себя элементы, составляющие некоторый функционально полный логический базис, а также дополнительные элементы, реализующие часто встречающиеся логические функции [1]. В качестве функционально полных базисов используются, как правило, одноэлементные базисы "Штрих Шеффера" либо "Стрелка Пирса".
Рассмотрим этапы проектирования комбинационных логических схем на одноэлементном базисе "Штрих Шеффера" без использования каких-либо дополнительных логических элементов на примере проектирования комбинационной схемы pi, выполняющей логическую функцию переноса в следующий разряд при поразрядном суммирования двух операндов (xi и yi) с учетом переноса pi-1 из предыдущего разряда.
Этап 1.Представление функции, выполняемой проектируемой схемой, в каноническом виде, то есть в виде таблицы истинности или одной из совершенных нормальных форм записи. Обычно на этом этапе функцию легче описать таблицей истинности.
Таблица истинности такой схемы приведена ниже (Табл. 5.6).
| Входы | Выход | ||
|---|---|---|---|
| xi | yi | pi-1 | pi |
| 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 |
| 0 | 1 | 0 | 0 |
| 0 | 1 | 1 | 1 |
| 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 1 |
| 1 | 1 | 0 | 1 |
| 1 | 1 | 1 | 1 |
Этап 2. Минимизация логической функции. На этом этапе можно использовать любые методы минимизации, описанные выше. Так как значение функции зависит только от трех аргументов, для минимизации удобно использовать метод диаграмм Вейча. Диаграмма Вейча для функции pi представлена на Рис. 5.3.
(рис 5.3) Диаграмма Вейча для функции переноса в следующий разряд сумматора
Минимальная дизъюнктивная нормальная форма для этой функции имеет вид:
pi= xiyi V xipi-1 V yipi-1
Этап 3. Перевод функции в базис, в котором будет строиться схема. В выбранном варианте это базис "Штрих Шеффера":
Этап 4.Составление схемы на элементах, реализующих функции выбранного базиса. Для более наглядного отображения этого этапа выше обозначены номера элементов, которые будут реализовывать ту или иную часть функции. Полученная схема представлена на Рис. 5.4.
(рис 5.4) Схема, реализующая функцию переноса в следующий разряд сумматора
В данной схеме используется одноэлементный комбинационный базис "И-НЕ". Как отмечалось выше, его достаточно для построения схем любой сложности. В то же время, некоторые часто встречающиеся узлы ЭВМ нередко реализуются отдельными микросхемами, фрагментами кристалла программируемых интегральных микросхем (ПЛИС) или отдельными блоками самого микропроцессора.
Прежде всего, отметим, что все элементы компьютера разделяются на комбинационные и последовательностные.
Комбинационными называются элементы, состояние выходов которых зависит только от состояния их входов в текущий момент времени и не зависит от последовательности подачи входных сигналов. Примерами таких элементов являются схемы, реализующие элементарные логические функции, например, элементы, "И-НЕ", которые мы только что использовали.
Последовательностными элементами, или схемами с памятью называются элементы, состояние выходов которых зависит от последовательности подачи входных сигналов. В том числе, и от их текущего состояния.
Сначала рассмотрим некоторые из наиболее часто встречающихся комбинационных схем.
Дешифратор
Дешифратором называется комбинационная схема, имеющая n входов и 2n выходов и преобразующая двоичный код на своих входах в унитарный код на выходах. Унитарным называется двоичный код, содержащий одну и только одну единицу, например 00100000. Условно-графическое обозначение (дешифратора на три входа приведено на Рис. 5.5.
(рис 5.5) Условно-графическое обозначение трехвходового дешифратора
Номер разряда, в котором устанавливается "1" на выходе дешифратора, определяется кодом на его входах. Ниже приведена таблица истинности трехвходового дешифратора (Табл. 5.7).
| Входы | Выходы | |||||||||
|---|---|---|---|---|---|---|---|---|---|---|
| 2 | 1 | 0 | 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 |
| 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 |
| 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 |
| 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 |
| 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
Некоторые дешифраторы с целью минимизации используемого в них оборудования используют инверсные выходы, то есть активным выходом, указывающим на заданные входными сигналами вход, служит не единица, а ноль. На выходах такого дешифратора образуется унитарный код, содержащий один и только один ноль. Например, если входные сигналы имеют значение 1012=510, то выходы трехвходового дешифратора, будут находиться в состоянии 11011111, то есть выход 5 будет иметь значение, отличное от остальных выходов.
Дешифраторы широко применяются в различных устройствах компьютеров. Прежде всего, они используются для выбора ячейки запоминающего устройства, к которой производится обращение для записи или считывания информации. При этом часть разрядов адресного кода может дешифрироваться дешифраторами, выполненными в виде отдельных интегральных схем, а другая часть разрядов (обычно младшая) дешифрируется с помощью дешифраторов, встроенных непосредственно в БИС запоминающего устройства. Кроме того, дешифраторы находят применение в устройстве управления для определения выполняемой операции, построения распределителей импульсов и в других блоках.
Мультиплексор
Мультиплексор – это комбинационная схема, предназначенная для передачи сигнала с одного из нескольких направлений на один выход. Она имеет две группы входов:
Как правило, количество разрядов в первой и второй группах соотносятся следующим образом: n=2m, где n – количество информационных, а m – адресных входов.
УГО мультиплексора с двумя адресными и четырьмя информационными входами представлено на Рис. 5.6.
(рис 5.6) Условно-графическое обозначение мультиплексора "четыре в один"
Мультиплексоры применяются для передачи информации от нескольких источников к одному приемнику. В вычислительной технике в виде отдельной микросхемы чаше используется не совокупность одновыходных мультиплексоров, а схемы, которые позволяют передавать сразу информацию в виде многоразрядного кода, например, от восьми 16-разрядных источников на одну 16-разрядную шину под управлением четырех адресных сигналов, которые поступают от внутренних схем микропроцессора.
Рассмотрим теперь структуру некоторых простейших последовательностных схем (схем с памятью).
Триггер
Триггер – электронная схема, обладающая двумя устойчивыми состояниями. Переход из одного устойчивого состояния в другое происходит скачкообразно под воздействием управляющих сигналов. При этом также скачкообразно изменяется уровень напряжения на выходе триггера.
Триггеры служат основой для построения регистров, счетчиков и других элементов, обладающих функцией хранения.
Главной частью любого триггера является запоминающая ячейка (ЗЯ). Схема запоминающей ячейки на элементах "И-НЕ" представлена на Рис. 5.7.
(рис 5.7) Запоминающая ячейка на элементах "И-НЕ"
Входной сигнал S (Set) служит для установки ЗЯ в состояние "1" (Q=1,$$\overline{Q}=0$$). Сигнал R (Reset) устанавливает ЗЯ в состояние "0" (Q=0,$$\overline{Q}=1$$). Активными значениями для них являются сигналы низкого уровня.
Пусть на входы ЗЯ поданы сигналы: $$\overline{S}=0$$,$$\overline{R}=1$$. Тогда при любом исходном состоянии ЗЯ на выходе элемента 1 установится высокий уровень напряжения. Так как на входы элемента 2 поступают значения Q и $$\overline{R}$$, то на его выходе будет сигнал низкого уровня. Таким образом, ЗЯ перейдет в состояние "1".
Аналогично при $$\overline{S}=1$$, $$\overline{R}=0$$ запоминающая ячейка перейдет в состояние Q=0,$$\overline{Q}=1$$, то есть в "0".
Если $$\overline{S}=1$$,$$\overline{R}=1$$, то состояние ЗЯ будет определяться ее предыдущим состоянием. Если ЗЯ находилась в состоянии "1", то сигнал $$\overline{Q}=0$$, поступая на вход элемента 1, подтвердит состояние его выхода Q=1. На входы элемента 2 поступят сигналы только высокого уровня. Поэтому его выход будет находиться в состоянии $$\overline{Q}=0$$, то есть не изменится. Если ЗЯ находилась в состоянии "0", то сигнал Q=0, поступая на вход элемента 2, подтвердит состояние его выхода $$\overline{Q}=1$$. В свою очередь, выход элемента 1 также останется без изменения. Таким образом, эта комбинация входных сигналов соответствует режиму хранения.
Если на входы $$\overline{S}$$ и $$\overline{R}$$ поданы сигналы низкого уровня ($$\overline{S} = \overline{R} = 0$$), то сигнал на выходах элементов 1 и 2 будет высоким ($$\overline{Q} = \overline{Q} = 1$$). При переводе ЗЯ в режим хранения ($$\overline{S} = \overline{R} = 1$$), выходы элементов 1 и 2 могут установиться в произвольное состояние. Поэтому комбинация сигналов $$\overline{S} = \overline{R}=0$$ на управляющих входах не используется.
Работа триггерной схемы определяется не таблицей истинности, как для комбинационной логической схемы, а таблицей переходов. Таблица переходов показывает изменение состояния триггера при изменении состояния входных сигналов в зависимости от его текущего состояния. Таблица переходов запоминающей ячейки, показанной на Рис. 5.7, представлена в Табл. 5.8.
| $$\overline{S}$$ | $$\overline{R}$$ | Q(t+1) | Функция |
| 0 | 0 | х | Запрещенная комбинация |
| 0 | 1 | 1 | Установка в "1" |
| 1 | 0 | 0 | Установка в "0" |
| 1 | 1 | Q(t) | Хранение |
Аналогичная запоминающая ячейка может быть построена на элементах "ИЛИ-НЕ".
Такие запоминающие ячейки можно рассматривать как простейшие асинхронные триггеры, на базе которых строятся синхронные триггерные схемы.
Триггеры можно классифицировать по различным признакам, например так, как это показано на Рис. 5.8.
(рис 5.8) Классификация триггерных схем
Триггер называется синхронным, если его таблица переходов хотя бы по одному управляющему входу реализуется под воздействием синхронизирующего сигнала.
Рассмотрим организацию синхронного одноступенчатого триггера (Рис. 5.9).
(рис 5.9) Обобщенная схема синхронного одноступенчатого триггера
Основу синхронного одноступенчатого триггера составляет рассмотренная выше запоминающая ячейка. Комбинационная схема преобразует управляющие сигналы триггера, а также, для некоторых типов триггеров, сигналы Q и $$\overline{Q}$$ с выходов ЗЯ в сигналы $$\overline{S}$$ и $$\overline{R}$$ на входах запоминающей ячейки. Синхросигнал C разрешает передачу на входы элементов запоминающей ячейки таких значений сигналов $$\overline{S}$$ и $$\overline{R}$$, которые устанавливают ЗЯ в то или иное состояние. Неактивное значение синхросигнала обеспечивает на входах запоминающей ячейки состояние управляющих сигналов$$\overline{S}=\overline{R}=1$$, что соответствует для нее режиму хранения.
Схема синхронного одноступенчатого RS-триггера приведена на Рис. 5.10. Его таблица переходов представлена в Табл. 5.9.
(рис 5.10) Синхронный одноступенчатый RS-триггер
| R | S | Q(t+1) | Функция |
|---|---|---|---|
| 0 | 0 | Q(t) | Хранение |
| 0 | 1 | 1 | Установка в "1" |
| 1 | 0 | 0 | Установка в "0" |
| 1 | 1 | х | Запрещенная комбинация |
Еще раз подчеркнем, что данная таблица переходов будет реализовываться лишь при активном уровне синхросигнала C (для данной организации это C= 1). При C= 0 выходы элементов комбинационной схемы (см. Рис. 5.9) будут в состоянии "1", что соответствует режиму хранения запоминающей ячейки.
Таблицы переходов JK- и D- триггеров приведены в таблицах 5.10 и 5.11 соответственно.
| J | K | Q(t+1) | Функция |
|---|---|---|---|
| 0 | 0 | Q(t) | Хранение |
| 0 | 1 | 1 | Установка в "1" |
| 1 | 0 | 0 | Установка в "0" |
| 1 | 1 | $$\overline{Q} (t)$$ | Инвертирование предыдущего состояния |
| D | Q(t+1) | Функция |
|---|---|---|
| 0 | 0 | Установка в "0" |
| 1 | 1 | Установка в "1" |
Представленный на Рис. 5.10 триггер имеет статическую синхронизацию, при которой управляющие сигналы активизируют входы $$\overline{S}$$ и $$\overline{R}$$ запоминающей ячейки во время высокого уровня сигнала на входе синхронизации. Для триггерных схем с динамической синхронизацией изменение состояния триггера происходит только в момент переключения синхронизирующего сигнала либо (другой тип динамического триггера) с низкого уровня на высокий. При постоянном значении уровня синхросигнала состояние выхода триггера с динамической синхронизацией не меняется при любых изменениях управляющих сигналов на его входах.
Триггеры некоторых типов используют значения выходного сигнала для формирования управляющих сигналов на входах запоминающей ячейки (см. Рис. 5.9). Это может привести к непредсказуемой последовательности его переключений. При построении отдельных схем на основе таких триггеров, например, регистров сдвига, необходимо, чтобы значение выходных сигналов триггера не изменялось на время записи значения его выходных сигналов в другой триггер, но сам этот триггер должен воспринимать значения с выхода некоторой другой триггерной схемы. Эти, а также некоторые другие ситуации требуют особых подходов к организации триггера.
Такой подход удобно иллюстрировать на примере так называемых двухступенчатых триггеров со статической синхронизацией.
Двухступенчатый RS-триггер (Рис. 5.11) строится на основе двух одноступенчатых триггеров с прямой статической синхронизацией. Информация в первую ступень триггера (элемент 1) заносится во время действия высокого уровня синхросигнала. После того как синхросигнал на входе принимает низкое значение, элемент 1 переходит в режим хранения, а значение высокого сигнала на выходе инвертора 3 обеспечивает запись состояния триггера 1 в триггер 2.
(рис 5.11) Схема двухступенчатого RS-триггера
Следует отметить, что первая ступень двухступенчатого триггера представляет собой одноступенчатый триггер, реализующий заданную таблицу переходов, в то время как вторая ступень – это всегда одноступенчатый синхронный RS-триггер.
На практике для построения последовательностных схем, требующих сохранения своего выходного состояния до окончания всех переходных процессов входных сигналов чаще используют триггерные схемы с динамической синхронизацией.
Счетчик
Счетчиком называется электронная схема, предназначенная для подсчета числа сигналов, поступающих на его счетный вход. Счетчики используются в устройстве управления компьютера при построении распределителей импульсов и организации циклов, в счетчиках команд для формирования адреса выполняемой команды при естественном порядке выполнения и в некоторых других устройствах ЭВМ. Также счетчики широко применяются в качестве самостоятельных узлов в различных системах цифровой автоматики.
Суть работы счетчика заключается в изменении на единицу зафиксированного в нем значения с приходом каждого счетного сигнала. Счетчики принято подразделять на суммирующие, вычитающие и реверсивные. Суммирующие счетчики увеличивают свое значение, вычитающие – уменьшают, а реверсивные могут работать как на прибавление, так и на вычитание в зависимости от сигналов управления. Параметром, определяющим информационную емкость счетчика, является модуль пересчета, равный числу внутренних состояний. Это значение проставляется на УГО после аббревиатуры CT (Рис. 5.12).
(рис 5.12) Условно-графическое обозначение трехразрядного суммирующего счетчика
Пример построения асинхронного трехразрядного двоичного суммирующего счетчика приведен на Рис. 5.13.
(рис 5.13) Схема асинхронного трехразрядного счетчика
Для построения этого счетчика использованы JK-триггеры с динамической синхронизацией по спаду синхросигнала. Каждый JK-триггер в счетчике включен в режим инвертирования своего состояния при переключении синхросигнала с высокого уровня на низкий (см. Табл. 5.10). Идеализированная временная диаграмма работы этого счетчика показана на Рис. 5.14.
(рис 5.14) Временная диаграмма работы счетчика
С увеличением разрядности асинхронного счетчика увеличивается его задержка и, следовательно, уменьшается быстродействие. В том числе и поэтому, реальные микросхемы счетчиков строятся на основе синхронных триггерных схем.
Обычно счетчик имеет вход установки в нулевое состояние (асинхронный сброс составляющих его триггеров в "0"). Некоторые счетчики имеют цепи установки в произвольное начальное состояние, с которого уже будет начинаться операция счета.
Регистр хранения
Регистр – внутреннее запоминающее устройство процессора или внешнего устройства, предназначенное для временного хранения обрабатываемой или управляющей информации. Регистры представляют собой совокупность триггеров, количество которых равняется разрядности регистра, и вспомогательных схем, обеспечивающих выполнение некоторых элементарных операций. Набор этих операций в зависимости от функционального назначения регистра может включать в себя одновременную установку всех разрядов регистра в "0", параллельную или последовательную загрузку регистра, сдвиг содержимого регистра влево или вправо на требуемое число разрядов, управляемую выдачу информации из регистра (обычно используется при работе нескольких схем на общую шину данных) и т.д.
Регистры хранения используются для приема, хранения и выдачи многоразрядого кода. Они представляют собой совокупность одноступенчатых триггеров (как правило, D-типа) с общим входом синхронизации. Иногда в регистре имеется также и общий вход асинхронной установки всех триггеров в "0". Схема четырехразрядного регистра хранения приведена на Рис. 5.15, а его условно-графическое обозначение – на Рис. 5.16.
(рис 5.15) Структура четырехразрядного регистра хранения с асинхронным входом установки в "0"
(рис 5.16) Условно-графическое обозначение четырехразрядного регистра хранения с асинхронным входом установки в "0"
Каждый триггер, ходящий в состав регистра, имеет независимый вход для записи своего разряда числа и общие входы для всех триггерных схем для их синхронизации и установки в "0".
Обобщенная схема синхронного одноступенчатого триггера представлена на Рис. 5.9. Такой триггер состоит из запоминающей ячейки (см. Рис. 5.7) и схемы управления, которая зависит, в общем случае, от входных сигналов данного типа триггера и его состояния в текущий момент времени. Спроектируем такую схему управления для JK-триггера, таблица переходов которого представлена в Табл. 5.10.
Особенностью проектирования данной схемы является то, что здесь на основе одних и тех же входных сигналов необходимо реализовать две различные функции схемы управления запоминающей ячейки: ФАЛ для входа $$\overline{S}$$ и ФАЛ для входа $$\overline{R}$$.
В общем случае, реализация подобной многовыходной схемы представляет собой нетривиальную задачу, так как часть оборудования, используемого для создания логической функции для одного из выходов, может быть использована также при реализации какой-либо другой функции. Поэтому минимизированная для каждой ФАЛ схема может оказаться не оптимальной с точки зрения для всей многовыходной функции.
В данной лекции мы рассмотрим минимизацию каждой из необходимых функций независимо друг от друга.
Построим таблицу истинности для логических функций $$\overline{S}$$ и $$\overline{R}$$, которые обеспечивают выработку управляющих сигналов на запоминающую ячейку в зависимости от управляющих сигналов J и K, синхросигнала C и состояния запоминающей ячейки Q (Табл. 5.12).
| Входы | Выходы | ||||
|---|---|---|---|---|---|
| C | J | K | Q(t) | $$\overline{S}$$ | $$\overline{R}$$ |
| 0 | X | X | X | 1 | 1 |
| 1 | 0 | 0 | X | 1 | 1 |
| 1 | 0 | 1 | X | 1 | 0 |
| 1 | 1 | 0 | X | 0 | 1 |
| 1 | 1 | 1 | 0 | 0 | 1 |
| 1 | 1 | 1 | 1 | 1 | 0 |
Проведем минимизацию с помощью диаграммы Вейча ФАЛ для получения сигнала $$\overline{S}$$:
В результате минимизации получим
$$\overline{S} = \overline{C} \vee \overline{J} \vee KQ = C/J/(K/Q)$$
Проведем аналогичную минимизацию для сигнала $$\overline{R}$$.
Получим следующий результат:
$$\overline{R} = \overline{C} \vee \overline{K} \vee J\overline{Q} = C/K/(J/(Q/Q))$$Исходя из полученных уравнений для реализации управляющей схемы запоминающей ячейки, получим следующую схему JK-триггера на элементах "Штрих Шеффера" (Рис. 5.17):
(рис 5.17)
Условно-графическое обозначение этого триггера приведено на Рис. 5.18:
(рис 5.18) Условно-графическое обозначение синхронного JK триггера
В лекции рассматриваются элементы, лежащие в основе различных узлов вычислительной техники. Это как простейшие комбинационные схемы, реализующие элементарные функции алгебры логики, так и более сложные схемы с памятью, на которых базируются триггеры, регистры, счетчики различных типов. Рассмотрен порядок проектирования многовыходных комбинационных схем.
Мы выше рассмотрели, что существует набор элементарных логических функций, с помощью которого можно построить любую другую логическую функцию. Обычно для каждой элементарной логической функции (а иногда и для суперпозиции таких функций) промышленность выпускает набор логических элементов, объединенных общими электрическими, конструктивными и технологическими параметрами и использующих одинаковый тип межэлементных связей, который позволяет создать некоторую схему, выполняющую ту или иную логическую функцию.
Условно-графические обозначения (УГО) некоторых логических элементов представлены на Рис. 5.1.
(рис 5.1) Условно-графические обозначения логических элементов
УГО элемента представляет собой прямоугольник, к которому слева подходят входные сигналы, а справа выходят выходные. Внутри прямоугольника ставится условное обозначение выполняемой элементом логической функции. Если значение выходного сигнала принимает инверсное значение по отношению к обозначенной внутри элемента функции, то данный выход обозначается на УГО элемента кружком (рис.1,в – 1,д). Аналогично, если активным уровнем входного сигнала является логический "0", то данный вход обозначается кружком (вход E элемента 1,ж).
Если элемент выполняет сложную функцию, имеет несколько функционально различных групп входов и выходов, то входы и выходы отделяются от основного поля УГО вертикальными линиями. Внутри каждого из получившихся полей функционально различные группы входов и выходов отделяются друг от друга горизонтальными линиями. На рис.1,ж показан элемент, выход которого может находиться в одном из трех состояний: логический "0", логическая "1", состояние высокого сопротивления. В состоянии высокого сопротивления выход элемента отключается от входов всех других элементов, с которыми он связан. Вход E (enable) этого элемента управляет состоянием его выхода. Так как на условно-графическом обозначении этот вход отмечен кружком, то отсюда следует, что функция разрешения передачи двоичного сигнала с входа на выход элемента выполняется при состоянии логического "0" на входе разрешения E. Если на вход E подан сигнал логической "1", то выход элемента находится в отключенном (так называемом "третьем") состоянии.
Каждый логический элемент – это электронно-техническое изделие (Рис. 5.2). В этих схемах все транзисторы работают в ключевом режиме. Это означает, что при подаче сигнала высокого уровня на базу транзистора, его сопротивление становится пренебрежимо малым, то есть транзистор как бы "стягивается в точку". При низком потенциале на базе транзистора сопротивление между коллектором и эмиттером становится чрезвычайно большим, что фактически означает разрыв цепи.
(рис 5.2) Схемотехническая реализация логических элементов
Рассмотрим это на примере работы инвертора (рис.5.2,а). Если сигнал X имеет высокий потенциал, то ключ, реализованный на транзисторе, замкнут, и потенциал точки Y низкий. В противном случае связь между точкой Y и "землей" разорвана, и сигнал Y имеет высокий уровень, что и обеспечивает реализацию логической функции "отрицание".
Для элемента "И-НЕ" сигнал в точке Yбудет иметь низкий уровень (НУ) лишь тогда, когда оба сигнала X1 и X2 имеют высокий уровень (ВУ). Работа этого элемента описывается Табл. 5.1.
| X1 | X2 | Y |
|---|---|---|
| НУ | НУ | ВУ |
| НУ | ВУ | ВУ |
| ВУ | НУ | ВУ |
| ВУ | ВУ | НУ |
Если принять, как это делается в наиболее распространенных сериях логических элементов, высокий уровень сигнала за логическую"1", а низкий уровень – за логический "0", то получим таблицу истинности данного элемента (Табл. 5.2).
| X1 | X2 | Y |
|---|---|---|
| 0 | 0 | 1 |
| 0 | 1 | 1 |
| 1 | 0 | 1 |
| 1 | 1 | 0 |
Эта таблица соответствует логической функции "И-НЕ".
В то же время, принимая высокий уровень сигнала за логический "0", а низкий уровень – за логическую "1", получим следующую таблицу истинности (Табл. 5.3).
| X1 | X2 | Y |
|---|---|---|
| 1 | 1 | 0 |
| 1 | 0 | 0 |
| 0 | 1 | 0 |
| 0 | 0 | 1 |
Эта таблица соответствует уже функции "ИЛИ-НЕ".
Таким образом, кодирование сигналов в системе логических элементов может влиять на выполняемую им логическую функцию. В дальнейшем будем полагать кодировку сигналов, принятую для Табл. 5.2.
Для элемента "ИЛИ-НЕ" (см. Рис. 5.2) сигнал в точке Y будет иметь высокий уровень лишь тогда, когда оба сигнала X1 и X2 имеют низкий уровень. Работа этого элемента описывается Табл. 5.4, а его таблица истинности при сделанных предположениях о кодировке сигнала – Табл. 5.5. Эта таблица соответствует логической функции "ИЛИ-НЕ".
| X1 | X2 | Y |
|---|---|---|
| НУ | НУ | ВУ |
| НУ | ВУ | ВУ |
| ВУ | НУ | ВУ |
| ВУ | ВУ | НУ |
| X1 | X2 | Y |
|---|---|---|
| 0 | 0 | 1 |
| 0 | 1 | 0 |
| 1 | 0 | 0 |
| 1 | 1 | 0 |
При проектировании схем, выполняющих ту или иную логическую функцию, необходимо обеспечить минимизацию аппаратных затрат на реализацию этих схем, а также во многих случаях необходимо сократить номенклатуру используемых логических элементов. Последнее требование реализуется путем выбора соответствующей системы элементов. В настоящее время основные серии интегральных логических схем включают в себя элементы, составляющие некоторый функционально полный логический базис, а также дополнительные элементы, реализующие часто встречающиеся логические функции [1]. В качестве функционально полных базисов используются, как правило, одноэлементные базисы "Штрих Шеффера" либо "Стрелка Пирса".
Рассмотрим этапы проектирования комбинационных логических схем на одноэлементном базисе "Штрих Шеффера" без использования каких-либо дополнительных логических элементов на примере проектирования комбинационной схемы pi, выполняющей логическую функцию переноса в следующий разряд при поразрядном суммирования двух операндов (xi и yi) с учетом переноса pi-1 из предыдущего разряда.
Этап 1.Представление функции, выполняемой проектируемой схемой, в каноническом виде, то есть в виде таблицы истинности или одной из совершенных нормальных форм записи. Обычно на этом этапе функцию легче описать таблицей истинности.
Таблица истинности такой схемы приведена ниже (Табл. 5.6).
| Входы | Выход | ||
|---|---|---|---|
| xi | yi | pi-1 | pi |
| 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 |
| 0 | 1 | 0 | 0 |
| 0 | 1 | 1 | 1 |
| 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 1 |
| 1 | 1 | 0 | 1 |
| 1 | 1 | 1 | 1 |
Этап 2. Минимизация логической функции. На этом этапе можно использовать любые методы минимизации, описанные выше. Так как значение функции зависит только от трех аргументов, для минимизации удобно использовать метод диаграмм Вейча. Диаграмма Вейча для функции pi представлена на Рис. 5.3.
(рис 5.3) Диаграмма Вейча для функции переноса в следующий разряд сумматора
Минимальная дизъюнктивная нормальная форма для этой функции имеет вид:
pi= xiyi V xipi-1 V yipi-1
Этап 3. Перевод функции в базис, в котором будет строиться схема. В выбранном варианте это базис "Штрих Шеффера":
Этап 4.Составление схемы на элементах, реализующих функции выбранного базиса. Для более наглядного отображения этого этапа выше обозначены номера элементов, которые будут реализовывать ту или иную часть функции. Полученная схема представлена на Рис. 5.4.
(рис 5.4) Схема, реализующая функцию переноса в следующий разряд сумматора
В данной схеме используется одноэлементный комбинационный базис "И-НЕ". Как отмечалось выше, его достаточно для построения схем любой сложности. В то же время, некоторые часто встречающиеся узлы ЭВМ нередко реализуются отдельными микросхемами, фрагментами кристалла программируемых интегральных микросхем (ПЛИС) или отдельными блоками самого микропроцессора.
Прежде всего, отметим, что все элементы компьютера разделяются на комбинационные и последовательностные.
Комбинационными называются элементы, состояние выходов которых зависит только от состояния их входов в текущий момент времени и не зависит от последовательности подачи входных сигналов. Примерами таких элементов являются схемы, реализующие элементарные логические функции, например, элементы, "И-НЕ", которые мы только что использовали.
Последовательностными элементами, или схемами с памятью называются элементы, состояние выходов которых зависит от последовательности подачи входных сигналов. В том числе, и от их текущего состояния.
Сначала рассмотрим некоторые из наиболее часто встречающихся комбинационных схем.
Дешифратор
Дешифратором называется комбинационная схема, имеющая n входов и 2n выходов и преобразующая двоичный код на своих входах в унитарный код на выходах. Унитарным называется двоичный код, содержащий одну и только одну единицу, например 00100000. Условно-графическое обозначение (дешифратора на три входа приведено на Рис. 5.5.
(рис 5.5) Условно-графическое обозначение трехвходового дешифратора
Номер разряда, в котором устанавливается "1" на выходе дешифратора, определяется кодом на его входах. Ниже приведена таблица истинности трехвходового дешифратора (Табл. 5.7).
| Входы | Выходы | |||||||||
|---|---|---|---|---|---|---|---|---|---|---|
| 2 | 1 | 0 | 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 |
| 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 |
| 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 |
| 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 |
| 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
Некоторые дешифраторы с целью минимизации используемого в них оборудования используют инверсные выходы, то есть активным выходом, указывающим на заданные входными сигналами вход, служит не единица, а ноль. На выходах такого дешифратора образуется унитарный код, содержащий один и только один ноль. Например, если входные сигналы имеют значение 1012=510, то выходы трехвходового дешифратора, будут находиться в состоянии 11011111, то есть выход 5 будет иметь значение, отличное от остальных выходов.
Дешифраторы широко применяются в различных устройствах компьютеров. Прежде всего, они используются для выбора ячейки запоминающего устройства, к которой производится обращение для записи или считывания информации. При этом часть разрядов адресного кода может дешифрироваться дешифраторами, выполненными в виде отдельных интегральных схем, а другая часть разрядов (обычно младшая) дешифрируется с помощью дешифраторов, встроенных непосредственно в БИС запоминающего устройства. Кроме того, дешифраторы находят применение в устройстве управления для определения выполняемой операции, построения распределителей импульсов и в других блоках.
Мультиплексор
Мультиплексор – это комбинационная схема, предназначенная для передачи сигнала с одного из нескольких направлений на один выход. Она имеет две группы входов:
Как правило, количество разрядов в первой и второй группах соотносятся следующим образом: n=2m, где n – количество информационных, а m – адресных входов.
УГО мультиплексора с двумя адресными и четырьмя информационными входами представлено на Рис. 5.6.
(рис 5.6) Условно-графическое обозначение мультиплексора "четыре в один"
Мультиплексоры применяются для передачи информации от нескольких источников к одному приемнику. В вычислительной технике в виде отдельной микросхемы чаше используется не совокупность одновыходных мультиплексоров, а схемы, которые позволяют передавать сразу информацию в виде многоразрядного кода, например, от восьми 16-разрядных источников на одну 16-разрядную шину под управлением четырех адресных сигналов, которые поступают от внутренних схем микропроцессора.
Рассмотрим теперь структуру некоторых простейших последовательностных схем (схем с памятью).
Триггер
Триггер – электронная схема, обладающая двумя устойчивыми состояниями. Переход из одного устойчивого состояния в другое происходит скачкообразно под воздействием управляющих сигналов. При этом также скачкообразно изменяется уровень напряжения на выходе триггера.
Триггеры служат основой для построения регистров, счетчиков и других элементов, обладающих функцией хранения.
Главной частью любого триггера является запоминающая ячейка (ЗЯ). Схема запоминающей ячейки на элементах "И-НЕ" представлена на Рис. 5.7.
(рис 5.7) Запоминающая ячейка на элементах "И-НЕ"
Входной сигнал S (Set) служит для установки ЗЯ в состояние "1" (Q=1,$$\overline{Q}=0$$). Сигнал R (Reset) устанавливает ЗЯ в состояние "0" (Q=0,$$\overline{Q}=1$$). Активными значениями для них являются сигналы низкого уровня.
Пусть на входы ЗЯ поданы сигналы: $$\overline{S}=0$$,$$\overline{R}=1$$. Тогда при любом исходном состоянии ЗЯ на выходе элемента 1 установится высокий уровень напряжения. Так как на входы элемента 2 поступают значения Q и $$\overline{R}$$, то на его выходе будет сигнал низкого уровня. Таким образом, ЗЯ перейдет в состояние "1".
Аналогично при $$\overline{S}=1$$, $$\overline{R}=0$$ запоминающая ячейка перейдет в состояние Q=0,$$\overline{Q}=1$$, то есть в "0".
Если $$\overline{S}=1$$,$$\overline{R}=1$$, то состояние ЗЯ будет определяться ее предыдущим состоянием. Если ЗЯ находилась в состоянии "1", то сигнал $$\overline{Q}=0$$, поступая на вход элемента 1, подтвердит состояние его выхода Q=1. На входы элемента 2 поступят сигналы только высокого уровня. Поэтому его выход будет находиться в состоянии $$\overline{Q}=0$$, то есть не изменится. Если ЗЯ находилась в состоянии "0", то сигнал Q=0, поступая на вход элемента 2, подтвердит состояние его выхода $$\overline{Q}=1$$. В свою очередь, выход элемента 1 также останется без изменения. Таким образом, эта комбинация входных сигналов соответствует режиму хранения.
Если на входы $$\overline{S}$$ и $$\overline{R}$$ поданы сигналы низкого уровня ($$\overline{S} = \overline{R} = 0$$), то сигнал на выходах элементов 1 и 2 будет высоким ($$\overline{Q} = \overline{Q} = 1$$). При переводе ЗЯ в режим хранения ($$\overline{S} = \overline{R} = 1$$), выходы элементов 1 и 2 могут установиться в произвольное состояние. Поэтому комбинация сигналов $$\overline{S} = \overline{R}=0$$ на управляющих входах не используется.
Работа триггерной схемы определяется не таблицей истинности, как для комбинационной логической схемы, а таблицей переходов. Таблица переходов показывает изменение состояния триггера при изменении состояния входных сигналов в зависимости от его текущего состояния. Таблица переходов запоминающей ячейки, показанной на Рис. 5.7, представлена в Табл. 5.8.
| $$\overline{S}$$ | $$\overline{R}$$ | Q(t+1) | Функция |
| 0 | 0 | х | Запрещенная комбинация |
| 0 | 1 | 1 | Установка в "1" |
| 1 | 0 | 0 | Установка в "0" |
| 1 | 1 | Q(t) | Хранение |
Аналогичная запоминающая ячейка может быть построена на элементах "ИЛИ-НЕ".
Такие запоминающие ячейки можно рассматривать как простейшие асинхронные триггеры, на базе которых строятся синхронные триггерные схемы.
Триггеры можно классифицировать по различным признакам, например так, как это показано на Рис. 5.8.
(рис 5.8) Классификация триггерных схем
Триггер называется синхронным, если его таблица переходов хотя бы по одному управляющему входу реализуется под воздействием синхронизирующего сигнала.
Рассмотрим организацию синхронного одноступенчатого триггера (Рис. 5.9).
(рис 5.9) Обобщенная схема синхронного одноступенчатого триггера
Основу синхронного одноступенчатого триггера составляет рассмотренная выше запоминающая ячейка. Комбинационная схема преобразует управляющие сигналы триггера, а также, для некоторых типов триггеров, сигналы Q и $$\overline{Q}$$ с выходов ЗЯ в сигналы $$\overline{S}$$ и $$\overline{R}$$ на входах запоминающей ячейки. Синхросигнал C разрешает передачу на входы элементов запоминающей ячейки таких значений сигналов $$\overline{S}$$ и $$\overline{R}$$, которые устанавливают ЗЯ в то или иное состояние. Неактивное значение синхросигнала обеспечивает на входах запоминающей ячейки состояние управляющих сигналов$$\overline{S}=\overline{R}=1$$, что соответствует для нее режиму хранения.
Схема синхронного одноступенчатого RS-триггера приведена на Рис. 5.10. Его таблица переходов представлена в Табл. 5.9.
(рис 5.10) Синхронный одноступенчатый RS-триггер
| R | S | Q(t+1) | Функция |
|---|---|---|---|
| 0 | 0 | Q(t) | Хранение |
| 0 | 1 | 1 | Установка в "1" |
| 1 | 0 | 0 | Установка в "0" |
| 1 | 1 | х | Запрещенная комбинация |
Еще раз подчеркнем, что данная таблица переходов будет реализовываться лишь при активном уровне синхросигнала C (для данной организации это C= 1). При C= 0 выходы элементов комбинационной схемы (см. Рис. 5.9) будут в состоянии "1", что соответствует режиму хранения запоминающей ячейки.
Таблицы переходов JK- и D- триггеров приведены в таблицах 5.10 и 5.11 соответственно.
| J | K | Q(t+1) | Функция |
|---|---|---|---|
| 0 | 0 | Q(t) | Хранение |
| 0 | 1 | 1 | Установка в "1" |
| 1 | 0 | 0 | Установка в "0" |
| 1 | 1 | $$\overline{Q} (t)$$ | Инвертирование предыдущего состояния |
| D | Q(t+1) | Функция |
|---|---|---|
| 0 | 0 | Установка в "0" |
| 1 | 1 | Установка в "1" |
Представленный на Рис. 5.10 триггер имеет статическую синхронизацию, при которой управляющие сигналы активизируют входы $$\overline{S}$$ и $$\overline{R}$$ запоминающей ячейки во время высокого уровня сигнала на входе синхронизации. Для триггерных схем с динамической синхронизацией изменение состояния триггера происходит только в момент переключения синхронизирующего сигнала либо (другой тип динамического триггера) с низкого уровня на высокий. При постоянном значении уровня синхросигнала состояние выхода триггера с динамической синхронизацией не меняется при любых изменениях управляющих сигналов на его входах.
Триггеры некоторых типов используют значения выходного сигнала для формирования управляющих сигналов на входах запоминающей ячейки (см. Рис. 5.9). Это может привести к непредсказуемой последовательности его переключений. При построении отдельных схем на основе таких триггеров, например, регистров сдвига, необходимо, чтобы значение выходных сигналов триггера не изменялось на время записи значения его выходных сигналов в другой триггер, но сам этот триггер должен воспринимать значения с выхода некоторой другой триггерной схемы. Эти, а также некоторые другие ситуации требуют особых подходов к организации триггера.
Такой подход удобно иллюстрировать на примере так называемых двухступенчатых триггеров со статической синхронизацией.
Двухступенчатый RS-триггер (Рис. 5.11) строится на основе двух одноступенчатых триггеров с прямой статической синхронизацией. Информация в первую ступень триггера (элемент 1) заносится во время действия высокого уровня синхросигнала. После того как синхросигнал на входе принимает низкое значение, элемент 1 переходит в режим хранения, а значение высокого сигнала на выходе инвертора 3 обеспечивает запись состояния триггера 1 в триггер 2.
(рис 5.11) Схема двухступенчатого RS-триггера
Следует отметить, что первая ступень двухступенчатого триггера представляет собой одноступенчатый триггер, реализующий заданную таблицу переходов, в то время как вторая ступень – это всегда одноступенчатый синхронный RS-триггер.
На практике для построения последовательностных схем, требующих сохранения своего выходного состояния до окончания всех переходных процессов входных сигналов чаще используют триггерные схемы с динамической синхронизацией.
Счетчик
Счетчиком называется электронная схема, предназначенная для подсчета числа сигналов, поступающих на его счетный вход. Счетчики используются в устройстве управления компьютера при построении распределителей импульсов и организации циклов, в счетчиках команд для формирования адреса выполняемой команды при естественном порядке выполнения и в некоторых других устройствах ЭВМ. Также счетчики широко применяются в качестве самостоятельных узлов в различных системах цифровой автоматики.
Суть работы счетчика заключается в изменении на единицу зафиксированного в нем значения с приходом каждого счетного сигнала. Счетчики принято подразделять на суммирующие, вычитающие и реверсивные. Суммирующие счетчики увеличивают свое значение, вычитающие – уменьшают, а реверсивные могут работать как на прибавление, так и на вычитание в зависимости от сигналов управления. Параметром, определяющим информационную емкость счетчика, является модуль пересчета, равный числу внутренних состояний. Это значение проставляется на УГО после аббревиатуры CT (Рис. 5.12).
(рис 5.12) Условно-графическое обозначение трехразрядного суммирующего счетчика
Пример построения асинхронного трехразрядного двоичного суммирующего счетчика приведен на Рис. 5.13.
(рис 5.13) Схема асинхронного трехразрядного счетчика
Для построения этого счетчика использованы JK-триггеры с динамической синхронизацией по спаду синхросигнала. Каждый JK-триггер в счетчике включен в режим инвертирования своего состояния при переключении синхросигнала с высокого уровня на низкий (см. Табл. 5.10). Идеализированная временная диаграмма работы этого счетчика показана на Рис. 5.14.
(рис 5.14) Временная диаграмма работы счетчика
С увеличением разрядности асинхронного счетчика увеличивается его задержка и, следовательно, уменьшается быстродействие. В том числе и поэтому, реальные микросхемы счетчиков строятся на основе синхронных триггерных схем.
Обычно счетчик имеет вход установки в нулевое состояние (асинхронный сброс составляющих его триггеров в "0"). Некоторые счетчики имеют цепи установки в произвольное начальное состояние, с которого уже будет начинаться операция счета.
Регистр хранения
Регистр – внутреннее запоминающее устройство процессора или внешнего устройства, предназначенное для временного хранения обрабатываемой или управляющей информации. Регистры представляют собой совокупность триггеров, количество которых равняется разрядности регистра, и вспомогательных схем, обеспечивающих выполнение некоторых элементарных операций. Набор этих операций в зависимости от функционального назначения регистра может включать в себя одновременную установку всех разрядов регистра в "0", параллельную или последовательную загрузку регистра, сдвиг содержимого регистра влево или вправо на требуемое число разрядов, управляемую выдачу информации из регистра (обычно используется при работе нескольких схем на общую шину данных) и т.д.
Регистры хранения используются для приема, хранения и выдачи многоразрядого кода. Они представляют собой совокупность одноступенчатых триггеров (как правило, D-типа) с общим входом синхронизации. Иногда в регистре имеется также и общий вход асинхронной установки всех триггеров в "0". Схема четырехразрядного регистра хранения приведена на Рис. 5.15, а его условно-графическое обозначение – на Рис. 5.16.
(рис 5.15) Структура четырехразрядного регистра хранения с асинхронным входом установки в "0"
(рис 5.16) Условно-графическое обозначение четырехразрядного регистра хранения с асинхронным входом установки в "0"
Каждый триггер, ходящий в состав регистра, имеет независимый вход для записи своего разряда числа и общие входы для всех триггерных схем для их синхронизации и установки в "0".
Обобщенная схема синхронного одноступенчатого триггера представлена на Рис. 5.9. Такой триггер состоит из запоминающей ячейки (см. Рис. 5.7) и схемы управления, которая зависит, в общем случае, от входных сигналов данного типа триггера и его состояния в текущий момент времени. Спроектируем такую схему управления для JK-триггера, таблица переходов которого представлена в Табл. 5.10.
Особенностью проектирования данной схемы является то, что здесь на основе одних и тех же входных сигналов необходимо реализовать две различные функции схемы управления запоминающей ячейки: ФАЛ для входа $$\overline{S}$$ и ФАЛ для входа $$\overline{R}$$.
В общем случае, реализация подобной многовыходной схемы представляет собой нетривиальную задачу, так как часть оборудования, используемого для создания логической функции для одного из выходов, может быть использована также при реализации какой-либо другой функции. Поэтому минимизированная для каждой ФАЛ схема может оказаться не оптимальной с точки зрения для всей многовыходной функции.
В данной лекции мы рассмотрим минимизацию каждой из необходимых функций независимо друг от друга.
Построим таблицу истинности для логических функций $$\overline{S}$$ и $$\overline{R}$$, которые обеспечивают выработку управляющих сигналов на запоминающую ячейку в зависимости от управляющих сигналов J и K, синхросигнала C и состояния запоминающей ячейки Q (Табл. 5.12).
| Входы | Выходы | ||||
|---|---|---|---|---|---|
| C | J | K | Q(t) | $$\overline{S}$$ | $$\overline{R}$$ |
| 0 | X | X | X | 1 | 1 |
| 1 | 0 | 0 | X | 1 | 1 |
| 1 | 0 | 1 | X | 1 | 0 |
| 1 | 1 | 0 | X | 0 | 1 |
| 1 | 1 | 1 | 0 | 0 | 1 |
| 1 | 1 | 1 | 1 | 1 | 0 |
Проведем минимизацию с помощью диаграммы Вейча ФАЛ для получения сигнала $$\overline{S}$$:
В результате минимизации получим
$$\overline{S} = \overline{C} \vee \overline{J} \vee KQ = C/J/(K/Q)$$
Проведем аналогичную минимизацию для сигнала $$\overline{R}$$.
Получим следующий результат:
$$\overline{R} = \overline{C} \vee \overline{K} \vee J\overline{Q} = C/K/(J/(Q/Q))$$Исходя из полученных уравнений для реализации управляющей схемы запоминающей ячейки, получим следующую схему JK-триггера на элементах "Штрих Шеффера" (Рис. 5.17):
(рис 5.17)
Условно-графическое обозначение этого триггера приведено на Рис. 5.18:
(рис 5.18) Условно-графическое обозначение синхронного JK триггера
В лекции рассматриваются элементы, лежащие в основе различных узлов вычислительной техники. Это как простейшие комбинационные схемы, реализующие элементарные функции алгебры логики, так и более сложные схемы с памятью, на которых базируются триггеры, регистры, счетчики различных типов. Рассмотрен порядок проектирования многовыходных комбинационных схем.
Для получения официальных документов о завершении программы дополнительного профессионального образования (удостоверения о повышении квалификации, дипломов о профессиональной переподготовке и MBA) необходимо предоставить:
Внимание! Вы можете не заказывать доставку бумажной версии официального документы, а скачать его в электронном виде и распечатать самостоятельно. Информация о выданном документе в течение 1 месяца загружается в Федеральную информационную систему «Федеральный реестр сведений о документах об образовании и (или) о квалификации, документах об обучении» - ФИС ФРДО.
Доступ на новый сайт осуществляется с использованием адреса электронной почты, который был указан вами при регистрации на "старом". Мы постарались перенести все ваши данные с прежнего ресурса, однако не исключена вероятность потери части информации.
При возникновении проблемы со входом, воспользуйтесь функцией сброса пароля
Если вы обнаружите несоответствия, пожалуйста, сообщите нам.