Lecture
Специфика построения аппаратных платформ высокопроизводительных вычислительных систем с микропрограммным уровнем доступа
Взяв из каждого класса смежности по одному "типичному (и наглядному) представителю" (всего 14) и его инверсию, получим систему логических операций (первые 28 функций табл. 3.13), которая с помощью группы переименований переменных (порядка \[ 2^{n}*n \] !) покрывает весь класс ЛФ трех переменных (всего 256 функций). Дополнив выбранную таким образом систему команд (П)ПЗУ-бит-процессора конечно-автоматными функциями "арифметическая сумма" и "запоминание единицей", получим систему бит-инструкций табл. 3.13, которая полностью совместима с Н1841 ВФ1.
Существенно, что (П)ПЗУ-бит-процессор обеспечивает работу блоков, устройств и всего (П)ПЗУ-субпроцессора как в чисто конвейерном (бит-инструкции 31, 32 табл. 3.13), так и в векторно-конвейерном (бит-инструкции 29, 30 табл. 3.13) режимах, причем последний повышает темп обработки данных в \[ n \] раз, где \[ n \] - разрядность арифметики субпроцессора.
При расчете аппаратных затрат на (П)ПЗУ-бит-процессор (табл. 3.14) учитывалась "независимость" средств и объекта управления в каналах АЛУ и транзита, где "регистр команды" и средства коммутации реализуются через одни и те же контактные окна, на которые расходуется только площадь кристалла СБИС.
Представленная в табл. 3.13 система инструкций бит-процессора не покрывает всего многообразия реализуемых в операционном канале ЛФ и особенно конечно-автоматных функций, но, тем не менее, мощность множества доступных проблемно-ориентированному пользователю операций (всего 256+11 = 367) более чем на порядок выше, чем у репро-граммируемых бит-процессоров 2-й версии (всего 22 - см. табл. 3.9).
Поэтому удельные аппаратные затраты на одну доступную проблемно-ориентированному пользователю арифметико-логическую функцию в операционном канале (П)ПЗУ-бит-процессора (0,32 транзистора на функцию) более чем в 37 раз ниже, чем у репрограммируемых бит-процессоров 2-й версии (11,8 транзистора на функцию - см. табл. 3.9).
Если исходить из того, что дополнительные каналы гальванического транзита используются только под переименование входов-выходов, то коммутационные возможности (П)ПЗУ-бит-процессора можно оценить соотношениями (3.2) и (3.3) только при \[ m = n = 5 \] (за счет появления диагональной связи).
| № | Преобразование | № | Преобразование | |
|---|---|---|---|---|
| 1 | \[ NOP \] | 20 | \[ \overline {AND (x_i,x_j,x_k)} \] | |
| 2 | \[ \overline {NOP} \] | 21 | \[ AND (x_i, XOR(x_j,x_k)) \] | |
| 3 | \[ TR \] | 22 | \[ \overline{AND{x_i,XOR(x_j,x_k))} \] | |
| 4 | \[ \overline {TR} \] | 23 | \[ IMP(x_i, x_j) \] | |
| 5 | \[ XOR(x_i, x_j) \] | 24 | \[ \overline {IMP(x_x, x_j)} \] | |
| 6 | \[ \overline {XOR(x_i,x_j)} \] | 25 | \[ $$ F=\begin{cases} AND{(x_i,x_j)/x_k =0,\\ \overline x_i/x_k=1.\\ \end{cases} $$ \] | |
| 7 | \[ XOR(x_i XOR(x_j,x_{kj}) \] | 26 | \[ $$ F=\begin{cases} \overline{AND(x_i,x_j)}/x_k =0,\\ x_i/x_k= 1.\\ \end{cases} $$ \] | |
| 8 | \[ \overline {XOR(x_i XOR(x_j,x_k)} \] | 27 | \[ $$ F=\begin{cases} IMP(x_i,x_j)/x_k =0,\\ AND(x_i,x_j)/x_k =1.\\ \end{cases} $$ \] | |
| 9 | \[ \sum_{i}x_i \ge 2 \] | 28 | \[ $$ F=\begin{cases} \overline{IMP}(x_i,x_j)/x_k =0,\\ \overline{AND}(x_i,x_j)/x_k =1.\\ \end{cases} $$ \] | |
| 10 | \[ \sum_{i}x_i < 2 \] | 29 | \[ ADD(x_i,x_j, AND(x_k,x_p)) \] | |
| 11 | \[ \sum_{i}x_i = 2 \] | 30 | \overline{ADD(x_i,x_j, AND(x_k,x_p))} | |
| 12 | \[ \sum_{i}x_i \ne 2 \] | 31 | \[ ADD(x_i,x_j,e) \] | |
| 13 | \[ 0< \sum_{i}x_i < 3 \] | 32 | \[ \overline{ADD(x_i,x_j,e)} \] | |
| 14 | \[ 0 \le \sum_{i}x_i \le 3 \] | 33 | \[ St1(x_i,x_j) \] | |
| 15 | \[ \overline{AND (x_i,AND(x_j,x_k))} \] | 34 | \[ \overline{St1(x_i,x_j)} \] | |
| 16 | \[ \overline{AND (x_i,\overline{AND(x_j,x_k)})} \] | 35 | \[ WTR \] | |
| 17 | \[ XOR (x_i, AND(x_j,x_k)) \] | 36 | \[ St1(AND(x_,x_j)x_k)) \] | |
| 18 | \[ \overline{XOR (x_i, AND(x_j,x_k))} \] | 37 | \[ St1(\overline{AND(x_,x_j)}x_k)) \] | |
| 19 | \[ AND(x_i,x_j,x_k) \] | 38 | СО(генерация константы) |
| Наименование блока | "Окон" | Транзисторов |
|---|---|---|
| Регистр инструкции (КОП) | 34 | - |
| Регистр инструкции (коммутация) | 98 | - |
| Операционные D-триггеры | - | 66 |
| АЛУ | - | 50 |
| Коммутационные D-триггеры | - | 44 |
| Итого на канал АЛУ | 34 | 116 |
| Итого на коммутацию | 98 | 44 |
| Итого на бит-процессор | 132 | 160 |
Поэтому коммутационные возможности:
- канала АЛУ при реализации асимметричных по всем трем операндам функций (25 и 26 функции табл. 3.13): \[ \mu_{1}= [(A^{3}_{5} ( C ^{1}_3 + 1) + C^{2}_{5} )] * A^{2}_5 = 1250 \] коммутационных структур;
- канала транзита: \[ \mu_{2}= [(A^{2}_{5} + A_{5}^1)(C^{2}_{3} + 1) + C^{2}_{5} )] * A_{5} = 610 \] коммутационных структур;
- всего (П)ПЗУ-бит-процессора: \[ \mu_1 * \mu_2 = 1250*610 = 762500 \approx 0.76*2^{20} \] .
Из этих данных следует, что разнообразие реализуемых бит-процессором коммутационных структур возросло всего в 6 раз по отношению к репрограммируемым бит-процессорам 2-й версии (0,96*217 - см. табл. 3.12), но удельные аппаратные затраты (5,9*10-5 транзисторов на функцию) упали почти в 60 раз (34*10-4 транзисторов на функцию - см. табл. 3.12). При этом на управление и коммутацию расходуется только площадь кристалла, занимаемая либо перепрограммируемыми перемычками, либо контактными окнами, что обусловлено технологией (П)ПЗУ.
Таким образом, проведенный по критерию максимума функциональной интеграции синтез МКМД-бит-потоковых матриц показал:
- В классе булевых функций функциональную интенсивность использования одного такта бит-процессора можно повысить только за счет увеличения количества входных и выходных операндов АЛУ, для чего необходимо расширить структурно-функциональные возможности внутренних и внешних связей бит-процессора.
- Ассоциативное управление коммутационными и операционными ресурсами бит-процессора более эффективно при двухступенчатой системе управления АЛУ, которое в классе ЛФ \[ n \] переменных представляет собой многофункциональный модуль с раздельными информационными и управляющими входами, а в классах ЛФ \[ (m < n) \] переменных - со смешанными информационными и управляющими входами.
- При двухступенчатом ассоциативном управлении локальные ассоциативные взаимодействия коммутационным и операционным ресурсами бит-процессора порождают глобальные ассоциативные взаимодействия на бит-матрице, что наиболее характерно для операторов фиксации переменных, используемых для функциональной подстройки АЛУ.